JAJSXN5 December   2025 DAC60516W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件 - I2C 標準モード
    7. 5.7  タイミング要件 - I2C 高速モード
    8. 5.8  タイミング要件 - I2C 高速モード プラス
    9. 5.9  タイミング要件：SPI
    10. 5.10 スイッチング特性
    11. 5.11 タイミング図
    12. 5.12 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 デジタル / アナログ コンバータ (DAC) アーキテクチャ
        1. 6.3.1.1 DAC レジスタ構造
          1. 6.3.1.1.1 DAC 同期動作
          2. 6.3.1.1.2 DAC バッファ アンプ
          3. 6.3.1.1.3 DAC の伝達関数
      2. 6.3.2 内部リファレンス
      3. 6.3.3 パワーオン リセット (POR)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 クリアモード
    5. 6.5 プログラミング
      1. 6.5.1 I2C シリアル インターフェイス
        1. 6.5.1.1 I2C バスの概要
        2. 6.5.1.2 I2C バスの定義
        3. 6.5.1.3 I2C ターゲット アドレスの選択
        4. 6.5.1.4 I2C 読み取り / 書き込み動作
        5. 6.5.1.5 I2C ゼネラル コール リセット
      2. 6.5.2 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.5.2.1 SPI バスの概要
  8. 7 レジスタ マップ
    1. 7.1 レジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 バイポーラ (正負両極性) 電圧出力
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 プログラマブル大電流電圧出力回路
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
        3. 8.2.1.3 アプリケーション曲線
    3. 8.3 初期設定
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

8.2.1.1 設計要件

（誤差を最小化するために）オフセットとドリフトが小さく、十分なゲイン帯域幅積（GBW）のオペアンプを推奨します。目標の出力電圧（VOUTPUT）が DAC 出力電圧に正確に達するように、R1 と R2 は十分な許容誤差を備えている必要があります。補償コンデンサ C1 は、オペアンプ入力の入力容量より大きなものを選択する必要があります。必要な負荷電流を供給でき、HFE が高く、ベース電流がオペアンプの出力電流制限よりも十分に小さくなるトランジスタを選択します。バイポーラ接合トランジスタ（BJT）ダーリントン ペア、または高電力の金属酸化物半導体電界効果トランジスタ（MOSFET）を推奨します。

表 8-1 設計パラメータ
パラメータ値
DAC 出力0V ～ 2.5V
AVDD5V
VSS-5V
VCC24V
VREF2.5V
VOUTPUT0V ～ 5V
電流出力0A ～ 10A