JAJU903 July   2023 TPS65219 , TPS6521905 , TPS6521905-Q1

 

  1.   1
  2.   概要
  3.   商標
  4. 1概要
  5. 2NVM プログラミングのハードウェア要件
  6. 3標準的な NVM フロー
  7. 4プログラミングに関する指示
    1. 4.1  イネーブル設定の構成
    2. 4.2  降圧の構成
    3. 4.3  LDO の構成
    4. 4.4  GPIO の構成
    5. 4.5  シーケンスの構成
    6. 4.6  マルチファンクション・ピンの構成
    7. 4.7  EN/PB/VSENSE ピンの構成
    8. 4.8  I2C アドレスの変更
    9. 4.9  マスク設定の構成
    10. 4.10 NVM の再プログラミング
  8.   A NVM 以外のレジスタ
  9.   B PMIC への NVM 構成ファイルのロード
  10.   C PMIC の構成可能フィールド
  11.   D 関連資料

4.7 EN/PB/VSENSE ピンの構成

PMIC のイネーブル・ピンは、イネーブル、プッシュ・ボタン、 VSENSE のいずれかに構成できます。この機能に加えて、グリッチ除去も構成できます。また、このピンには、最初の電源投入時に EN/PB/VSENSE ピンの状態を無視する最初の電源検出 (FSD) オプションがあります。

  • 図 4-8 に、TPS65219-GUI を使用するときに変更される設定を示します。

  • 表 4-19 に、TPS65219-GUI を使用しない場合に書き込むレジスタ・フィールドを示します。

GUID-20230428-SS0I-KPST-XFGG-LWZTDTW2KKTD-low.svg図 4-8 TPS65219-GUI を使用した EN/PB/VSENSE 構成
表 4-19 EN/PB/VSENSE の NVM レジスタ
レジスタ・アドレス ビット 設定
ビット番号 フィールド名
最初の電源検出 0x20 7 PU_ON_FSD 0h = FSD ディセーブル

1h = FSD イネーブル
ピン構成 5-4 EN_PB_VSENSE_CONFIG 0h = イネーブル

1h = プッシュ・ボタン

2h = VSENSE

3h = イネーブル
グリッチ除去 3 EN_PB_VSENSE_DEGL データシートのレジスタ・マップを参照