JAJSFG9A
May 2018 – June 2018
2N7001T
PRODUCTION DATA.
1
特長
2
アプリケーション
3
概要
Device Images
ブロック図とピン配置
4
改訂履歴
5
Pin Configuration and Functions
Pin Functions
6
Specifications
6.1
Absolute Maximum Ratings
6.2
ESD Ratings
6.3
Recommended Operating Conditions
6.4
Thermal Information
6.5
Electrical Characteristics
6.6
Switching Characteristics
6.7
Operating Characteristics
6.8
Typical Characteristics
7
Parameter Measurement Information
7.1
Load Circuit and Voltage Waveforms
8
Detailed Description
8.1
Overview
8.2
Functional Block Diagram
8.3
Feature Description
8.3.1
Up-Translation or Down-Translation from 1.65 V to 3.60 V
8.3.2
Balanced CMOS Push-Pull Outputs
8.3.3
Standard CMOS Inputs
8.3.4
Negative Clamping Diodes
8.3.5
Partial Power Down (Ioff)
8.3.6
Over-voltage Tolerant Inputs
8.4
Device Functional Modes
9
Application and Implementation
9.1
Application Information
9.2
Typical Applications
9.2.1
Processor Error Up Translation
9.2.1.1
Design Requirements
9.2.1.2
Detailed Design Procedure
9.2.1.3
Application Curve
9.2.2
Discrete FET Translation Replacement
10
Power Supply Recommendations
11
Layout
11.1
Layout Guidelines
11.2
Layout Example
12
デバイスおよびドキュメントのサポート
12.1
ドキュメントのサポート
12.1.1
関連資料
12.2
ドキュメントの更新通知を受け取る方法
12.3
コミュニティ・リソース
12.4
商標
12.5
静電気放電に関する注意事項
12.6
Glossary
13
メカニカル、パッケージ、および注文情報
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
DPW|5
MPSS088
DCK|5
MPDS025H
サーマルパッド・メカニカル・データ
DPW|5
QFND567C
発注情報
jajsfg9a_oa
jajsfg9a_pm
6
Specifications