JAJSJX4A March   2020  – September 2020 LMQ62440-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 説明
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
    1.     ピン機能
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電気的特性
    6. 7.6  タイミング特性
    7. 7.7  システム特性
    8. 7.8  絶対最大定格
    9. 7.9  ESD 定格
    10. 7.10 代表的特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  EN による有効化と VIN UVLO
      2. 8.3.2  MODE/SYNC ピンの動作
        1. 8.3.2.1 レベル依存 MODE/SYNC ピン制御
        2. 8.3.2.2 パルス依存 MODE/SYNC ピン制御
      3. 8.3.3  クロックのロック
      4. 8.3.4  PGOOD 出力動作
      5. 8.3.5  内部 LDO、VCC UVLO、BIAS 入力
      6. 8.3.6  ブートストラップ電圧と VCBOOT-UVLO (CBOOT ピン)
      7. 8.3.7  調整可能な SW ノードのスルーレート
      8. 8.3.8  スペクトラム拡散
      9. 8.3.9  ソフトスタートとドロップアウトからの回復
      10. 8.3.10 出力電圧設定
      11. 8.3.11 過電流および短絡保護
      12. 8.3.12 サーマル・シャットダウン
      13. 8.3.13 入力電源電流
    4. 8.4 デバイスの機能モード
      1. 8.4.1 シャットダウン・モード
      2. 8.4.2 スタンバイ・モード
      3. 8.4.3 アクティブ・モード
        1. 8.4.3.1 CCM モード
        2. 8.4.3.2 自動モード – 軽負荷動作
          1. 8.4.3.2.1 ダイオード・エミュレーション
          2. 8.4.3.2.2 周波数低減
        3. 8.4.3.3 FPWM モード - 軽負荷動作
        4. 8.4.3.4 最小オン時間 (高入力電圧) での動作
        5. 8.4.3.5 ドロップアウト
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1  スイッチング周波数の選択
        2. 9.2.2.2  出力電圧の設定
        3. 9.2.2.3  インダクタの選択
        4. 9.2.2.4  出力コンデンサの選択
        5. 9.2.2.5  入力コンデンサの選択
        6. 9.2.2.6  ブート・コンデンサ
        7. 9.2.2.7  ブート抵抗
        8. 9.2.2.8  VCC
        9. 9.2.2.9  BIAS
        10. 9.2.2.10 CFF と RFF の選択
        11. 9.2.2.11 外部 UVLO
    3. 9.3 アプリケーション曲線
  10. 10電源に関する推奨事項
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 グランドと熱に関する考慮事項
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 ドキュメントの更新通知を受け取る方法
    3. 12.3 サポート・リソース
    4. 12.4 商標
    5. 12.5 静電気放電に関する注意事項
    6. 12.6 用語集
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

11.1 レイアウトのガイドライン

すべての DC/DC コンバータの PCB レイアウトは、最適な設計性能を実現するために重要です。PCB レイアウトが不適切な場合、適正な回路図設計の動作の妨げとなる可能性があります。コンバータが適切にレギュレートしている場合でも、PCB レイアウトが不適切では、堅牢な設計と量産できない設計という違いが生じる可能性があります。さらに、コンバータの EMI 性能は、PCB レイアウトに大きく依存します。降圧コンバータにおける PCB の最も重要な機能は、入力コンデンサと電源グランドによって形成されるループです (#T4915986-3 を参照)。このループには、パターンのインダクタンスに応答して大きな過渡電圧を発生させる可能性がある大きな過渡電流が流れます。これらの望ましくない過渡電圧は、コンバータの正常な動作を妨げます。このことから、寄生インダクタンスを低減するため、このループ内のパターンは広く短くする必要があり、ループの面積はできる限り小さくする必要があります。GUID-422BB8CD-BE6E-4672-84F2-8EFA42FF3A01.html#X6458 に、本デバイスの回路の重要な部品の推奨レイアウトを示します。

  • 入力コンデンサは、入力ピン・ペア(VIN1/PGND1、VIN2/PGND2) のできるだけ近くに配置します。ピンのペアはそれぞれ隣接しているため、入力コンデンサを簡単に配置できます。VQFN-HR パッケージ品では、パッケージのどちらの側にも 2 つの VIN/PGND ペアがあります。そのため、対称にレイアウトすることで、スイッチング・ノイズと EMI 生成を最小限に抑えることができます。下位層で広い VIN プレーンを使用して、両方の VIN ペアをまとめて入力電源に接続します。
  • VCC のバイパス・コンデンサは、VCC ピンと AGND ピンの近くに配置します。このコンデンサは、短く広いパターンで VCC および AGND ピンに配線する必要があります。
  • CBOOT コンデンサには広いパターンを使用します。CBOOT コンデンサは、デバイスのできる限り近くに、CBOOT および SW ピンに短く広いパターンで配置します。VIN2 ピンと RBOOT ピンの間の隙間を通して本デバイスの下に SW 接続を配線することで、SW ノードの露出面積を減らすことが重要です。RBOOT 抵抗を使用する場合、CBOOT ピンと RBOOT ピンのできるだけ近くに配置します。高い効率が必要な場合、RBOOT ピンと CBOOT ピンを短絡できます。この短絡は、RBOOT ピンと CBOOT ピンのできるだけ近くに配置する必要があります。
  • 帰還分圧器は、本デバイスの FB ピンのできるだけ近くに配置します。RFBB、RFBT、CFF は、(使用する場合、) 本デバイスに物理的に近付けて配置します。RFBB を経由した FB と AGND への接続は、短くする必要があり、かつ本デバイスのそれらのピンに近付ける必要があります。VOUT への接続は、多少長くなってもかまいません。ただし、この後者のパターンは、コンバータの帰還経路に静電容量結合する可能性があるすべてのノイズ源 (SW ノードなど) の近くには配線しないでください。固定出力バリアントの場合、本デバイスの出力に FB ピンを直接配線する必要があります。
  • 本 IC が実装された最上層のすぐ下の PCB 層は、グランド・プレーンにする必要があります。このプレーンは、ノイズ・シールドと放熱経路として機能します。本 IC のすぐ下の層を使うことで、入力ループ内の入力循環電流が囲む面積を低減させ、インダクタンスを低減できます。
  • VIN、VOUT、GND には広いパターンを使います。コンバータの入力または出力経路でのすべての電圧降下を低減し、効率を最大化するため、これらの配線はできるだけ広くかつ真っすぐにする必要があります。
  • 適切なヒートシンクのために十分な PCB 領域を確保します。最大負荷電流と周囲温度に見合った低 RθJA を実現するため、十分な銅領域を確保してください。PCB 層の上部と下部は 2 オンス銅箔とし、最低でも 1 オンス以上とします。PCB 設計に複数の銅層を使用している場合は (推奨設計)、サーマル・ビアも内部層の熱拡散グランド・プレーンに接続することができます。このデバイスのパッケージは、すべてのピンで放熱されます。ノイズに配慮して面積を最小化する必要がある場合を除き、すべてのピンに幅広パターンを使う必要があります。
  • スイッチングする領域は、小さく保ちます。SW ピンをインダクタに接続する銅箔領域は、できるだけ短くかつ広くします。同時に、放射 EMI を低減するため、このノードの総面積を最小化する必要があります。
GUID-4A8AF32B-C071-4306-A735-0D2C63448354-low.gif図 11-1 入力電流ループ