JAJSGS4P November   2008  – February 2021 TMS320F28020 , TMS320F280200 , TMS320F28021 , TMS320F28022 , TMS320F28023 , TMS320F28023-Q1 , TMS320F28026 , TMS320F28026-Q1 , TMS320F28026F , TMS320F28027 , TMS320F28027-Q1 , TMS320F28027F , TMS320F28027F-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 機能ブロック図
  5. 5 改訂履歴
  6. 6 Device Comparison
    1. 6.1 Related Products
  7. 7 Terminal Configuration and Functions
    1. 7.1 ピン構造図
    2. 7.2 信号概要
      1. 7.2.1 信号概要
  8. 8 仕様
    1. 8.1  Absolute Maximum Ratings
    2. 8.2  ESD 定格 – 車載用
    3. 8.3  ESD 定格 – 民生用
    4. 8.4  推奨動作条件
    5. 8.5  消費電力の概略
      1. 8.5.1 TMS320F2802x/F280200 の消費電流 (40MHz の SYSCLKOUT)
      2. 8.5.2 TMS320F2802x の消費電流 (50MHz)
      3. 8.5.3 TMS320F2802x の消費電流 (60MHz の SYSCLKOUT)
      4. 8.5.4 Reducing Current Consumption
      5. 8.5.5 消費電流グラフ (VREG 有効)
    6. 8.6  電気的特性
    7. 8.7  熱抵抗特性
      1. 8.7.1 PT パッケージ
      2. 8.7.2 DA パッケージ
    8. 8.8  熱設計の検討事項
    9. 8.9  MCU との JTAG デバッグ・プローブ接続 (信号バッファリングなし)
    10. 8.10 パラメータ情報
      1. 8.10.1 タイミング・パラメータの記号
      2. 8.10.2 タイミング・パラメータに関する一般的な注意事項
    11. 8.11 テスト負荷回路
    12. 8.12 電源シーケンス
      1. 8.12.1 リセット (XRS) のタイミング要件
      2. 8.12.2 リセット (XRS) のスイッチング特性
    13. 8.13 クロック仕様
      1. 8.13.1 デバイス・クロック表
        1. 8.13.1.1 2802x のクロックの一覧表 (40MHz デバイス)
        2. 8.13.1.2 2802x のクロックの一覧表 (50MHz デバイス)
        3. 8.13.1.3 2802x のクロックの一覧表 (60MHz デバイス)
        4. 8.13.1.4 デバイス・クロック要件 / 特性
        5. 8.13.1.5 内部のゼロ・ピン発振器 (INTOSC1、INTOSC2) の特性
      2. 8.13.2 クロックの要件と特性
        1. 8.13.2.1 XCLKIN のタイミング要件 – PLL 有効
        2. 8.13.2.2 XCLKIN のタイミング要件 – PLL 無効
        3. 8.13.2.3 XCLKOUT のスイッチング特性 (PLL バイパスまたは有効)
    14. 8.14 フラッシュのタイミング
      1. 8.14.1 T 温度仕様品のフラッシュ / OTP 耐久性
      2. 8.14.2 S 温度仕様品のフラッシュ / OTP 耐久性
      3. 8.14.3 Q 温度仕様品のフラッシュ / OTP 耐久性
      4. 8.14.4 60MHz SYSCLKOUT でのフラッシュ・パラメータ
      5. 8.14.5 50MHz SYSCLKOUT でのフラッシュ・パラメータ
      6. 8.14.6 40MHz SYSCLKOUT でのフラッシュ・パラメータ
      7. 8.14.7 フラッシュ書き込み / 消去時間
      8. 8.14.8 フラッシュ / OTP のアクセス・タイミング
      9. 8.14.9 Flash Data Retention Duration
  9. 9 詳細説明
    1. 9.1 Overview
      1. 9.1.1  CPU
      2. 9.1.2  Memory Bus (Harvard Bus Architecture)
      3. 9.1.3  ペリフェラル・バス
      4. 9.1.4  Real-Time JTAG and Analysis
      5. 9.1.5  Flash
      6. 9.1.6  M0、M1 SARAM
      7. 9.1.7  L0 SARAM
      8. 9.1.8  Boot ROM
        1. 9.1.8.1 エミュレーション・ブート
        2. 9.1.8.2 GetMode
        3. 9.1.8.3 ブートローダが使用するペリフェラル・ピン
      9. 9.1.9  Security
      10. 9.1.10 ペリフェラル割り込み拡張 (PIE) ブロック
      11. 9.1.11 外部割り込み (XINT1～XINT3)
      12. 9.1.12 内部ゼロ・ピン発振器、発振器、PLL
      13. 9.1.13 ウォッチドッグ
      14. 9.1.14 Peripheral Clocking
      15. 9.1.15 Low-power Modes
      16. 9.1.16 ペリフェラル・フレーム 0、1、2 (PFn)
      17. 9.1.17 汎用入出力 (GPIO) マルチプレクサ (MUX)
      18. 9.1.18 32 ビット CPU タイマ (0、1、2)
      19. 9.1.19 Control Peripherals
      20. 9.1.20 シリアル・ポート・ペリフェラル
    2. 9.2 Memory Maps
    3. 9.3 Register Maps
    4. 9.4 Device Emulation Registers
    5. 9.5 VREG/BOR/POR
      1. 9.5.1 オンチップ電圧レギュレータ (VREG)
        1. 9.5.1.1 オンチップ VREG の使い方
        2. 9.5.1.2 オンチップ VREG の無効化
      2. 9.5.2 On-chip Power-On Reset (POR) and Brown-Out Reset (BOR) Circuit
    6. 9.6 システム・コントロール
      1. 9.6.1 内部ゼロ・ピン発振器
      2. 9.6.2 Crystal Oscillator Option
      3. 9.6.3 PLL-Based Clock Module
      4. 9.6.4 入力クロックの喪失 (NMI ウォッチドッグ機能)
      5. 9.6.5 CPU ウォッチドッグ・モジュール
    7. 9.7 Low-power Modes Block
    8. 9.8 Interrupts
      1. 9.8.1 External Interrupts
        1. 9.8.1.1 外部割り込みの電気的データ / タイミング
          1. 9.8.1.1.1 External Interrupt Timing Requirements
          2. 9.8.1.1.2 External Interrupt Switching Characteristics
    9. 9.9 ペリフェラル
      1. 9.9.1  Analog Block
        1. 9.9.1.1 A/D コンバータ (ADC)
          1. 9.9.1.1.1 特長
          2. 9.9.1.1.2 ADC 変換開始の電気的データ / タイミング
            1. 9.9.1.1.2.1 外部 ADC 変換開始のスイッチング特性
          3. 9.9.1.1.3 オンチップ A/D コンバータ (ADC) の電気的データ / タイミング
            1. 9.9.1.1.3.1 ADC Electrical Characteristics
            2. 9.9.1.1.3.2 ADC の電力モード
            3. 9.9.1.1.3.3 内部温度センサ
              1. 9.9.1.1.3.3.1 Temperature Sensor Coefficient
            4. 9.9.1.1.3.4 ADC パワーアップ制御ビットのタイミング
              1. 9.9.1.1.3.4.1 ADC パワーアップ遅延
            5. 9.9.1.1.3.5 ADC のシーケンシャルおよび同時タイミング
        2. 9.9.1.2 ADC MUX
        3. 9.9.1.3 コンパレータ・ブロック
          1. 9.9.1.3.1 オンチップ・コンパレータ / DAC の電気的データ / タイミング
            1. 9.9.1.3.1.1 Electrical Characteristics of the Comparator/DAC
      2. 9.9.2  詳細説明
      3. 9.9.3  Serial Peripheral Interface (SPI) Module
        1. 9.9.3.1 SPI マスタ・モードの電気的データ / タイミング
          1. 9.9.3.1.1 SPI Master Mode External Timing (Clock Phase = 0)
          2. 9.9.3.1.2 SPI Master Mode External Timing (Clock Phase = 1)
        2. 9.9.3.2 SPI スレーブ・モードの電気的データ / タイミング
          1. 9.9.3.2.1 SPI Slave Mode External Timing (Clock Phase = 0)
          2. 9.9.3.2.2 SPI Slave Mode External Timing (Clock Phase = 1)
      4. 9.9.4  Serial Communications Interface (SCI) Module
      5. 9.9.5  Inter-Integrated Circuit (I2C)
        1. 9.9.5.1 I2C の電気的データ / タイミング
          1. 9.9.5.1.1 I2C のタイミング要件
          2. 9.9.5.1.2 I2C のスイッチング特性
      6. 9.9.6  Enhanced PWM Modules (ePWM1/2/3/4)
        1. 9.9.6.1 ePWM の電気的データ / タイミング
          1. 9.9.6.1.1 ePWM Timing Requirements
          2. 9.9.6.1.2 ePWM のスイッチング特性
        2. 9.9.6.2 トリップ・ゾーン入力のタイミング
          1. 9.9.6.2.1 Trip-Zone Input Timing Requirements
      7. 9.9.7  High-Resolution PWM (HRPWM)
        1. 9.9.7.1 HRPWM の電気的データ / タイミング
          1. 9.9.7.1.1 高分解能 PWM の特性 (SYSCLKOUT = 50MHz～60MHz)
      8. 9.9.8  Enhanced Capture Module (eCAP1)
        1. 9.9.8.1 eCAP の電気的データ / タイミング
          1. 9.9.8.1.1 Enhanced Capture (eCAP) Timing Requirement
          2. 9.9.8.1.2 eCAP のスイッチング特性
      9. 9.9.9  JTAG ポート
      10. 9.9.10 General-Purpose Input/Output (GPIO) MUX
        1. 9.9.10.1 GPIO の電気的データ / タイミング
          1. 9.9.10.1.1 GPIO - 出力タイミング
            1. 9.9.10.1.1.1 汎用出力のスイッチング特性
          2. 9.9.10.1.2 GPIO - 入力タイミング
            1. 9.9.10.1.2.1 汎用入力のタイミング要件
          3. 9.9.10.1.3 入力信号のサンプリング・ウィンドウ幅
          4. 9.9.10.1.4 低消費電力モードのウェイクアップ・タイミング
            1. 9.9.10.1.4.1 IDLE Mode Timing Requirements
            2. 9.9.10.1.4.2 IDLE Mode Switching Characteristics
            3. 9.9.10.1.4.3 STANDBY モードのタイミング要件
            4. 9.9.10.1.4.4 STANDBY モードのスイッチング特性
            5. 9.9.10.1.4.5 HALT Mode Timing Requirements
            6. 9.9.10.1.4.6 HALT モードのスイッチング特性
  10. 10アプリケーション、実装、およびレイアウト
    1. 10.1 テキサス・インスツルメンツのリファレンス・デザイン
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 Device and Development Support Tool Nomenclature
    2. 11.2 Tools and Software
    3. 11.3 ドキュメントのサポート
    4. 11.4 サポート・リソース
    5. 11.5 商標
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 用語集
  12. 12メカニカル、パッケージ、および注文情報
    1. 12.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.2.1 信号概要

端子I/O/Z説明
名称(1)PT
ピン番号		DA
ピン番号
JTAG
TRST216I内部プルダウン付き JTAG テスト・リセット。TRST を High に駆動すると、本デバイスの動作の制御がスキャン・システムに渡されます。この信号が接続されていない場合、または Low に駆動されている場合、本デバイスは機能モードで動作し、テスト・リセット信号は無視されます。
注：TRST はアクティブ High のテスト・ピンであり、通常デバイス動作中は常に Low に維持する必要があります。このピンには外付けプルダウン抵抗が必要です。この抵抗の値は、設計に適用可能なデバッガ・ポッドの駆動強度に基づいている必要があります。通常、2.2kΩ の抵抗を使うと適切に保護されます。これはアプリケーション固有であるため、デバッガとアプリケーションが適切に動作するように各ターゲット・ボードを検証することを推奨します。(↓)
TCKGPIO38 を参照IGPIO38 を参照。内部プルアップ付き JTAG テスト・クロック (↑)
TMSGPIO36 を参照IGPIO36 を参照。内部プルアップ付き JTAG テスト・モード選択 (TMS)。このシリアル制御入力は、TCK の立ち上がりエッジに同期して TAP コントローラに入力されます。(↑)
TDIGPIO35 を参照IGPIO35 を参照。内部プルアップ付き JTAG テスト・データ入力 (TDI)。TDI は、TCK の立ち上がりエッジに同期して、選択されたレジスタ (命令またはデータ) に入力されます。(↑)
TDOGPIO37 を参照O/ZGPIO37 を参照。JTAG スキャン・アウト、テスト・データ出力 (TDO)。選択されたレジスタ (命令またはデータ) の内容は、TCK の立ち下がりエッジに同期して TDO から出力されます。
(8mA 駆動)
フラッシュ
テスト3038I/Oテスト・ピン。テキサス・インスツルメンツ用に予約済みです。未接続のままにする必要があります。
クロック
XCLKOUTGPIO18 を参照O/ZGPIO18 を参照。SYSCLKOUT を基準にして生成された出力クロック。XCLKOUT は、SYSCLKOUT と同じ周波数、半分の周波数、1/4 の周波数のいずれかです。これは、XCLK レジスタのビット 1:0 (XCLKOUTDIV) で制御されます。リセット時、XCLKOUT = SYSCLKOUT/4 です。XCLKOUT 信号は、XCLKOUTDIV を 3 に設定することでオフにできます。この信号をピンに伝搬させるには、GPIO18 の MUX 制御も XCLKOUT に設定する必要があります。
XCLKINGPIO19 と GPIO38 を参照IGPIO19 と GPIO38 を参照。外部発振器入力。クロック・ソースのピンは、XCLK レジスタの XCLKINSEL ビットで制御されます。デフォルトでは GPIO38 が選択されます。このピンには、外部 3.3V 発振器からクロックを入力します。この場合、X1 ピン (利用可能な場合) を GND に接続し、CLKCTL レジスタのビット 14 を使ってオンチップ水晶発振器を無効化する必要があります。水晶振動子 / 共振器を使用する場合、CLKCTL レジスタのビット 13 を使って XCLKIN の経路を無効化する必要があります。
注：通常デバイス動作用の外部クロックを供給するために GPIO38/TCK/XCLKIN ピンを使う設計では、JTAG コネクタを使ったデバッグ中にこの経路を無効化するための何らかの仕組みを組み込む必要があります。これは、JTAG デバッグ・セッション中に作動する TCK 信号との競合を防止するためです。この間、本デバイスにクロックを供給するためにゼロ・ピン内部発振器を使用できます。
X145–Iオンチップ 1.8V 水晶発振器入力。この発振器を使用するには、X1 と X2 の間に水晶振動子またはセラミック共振器を接続する必要があります。この場合、CLKCTL レジスタのビット 13 を使って XCLKIN の経路を無効化する必要があります。このピンを使用しない場合、GND に接続する必要があります。(I)
X246–Oオンチップの水晶発振器出力。X1 と X2 の間に水晶振動子またはセラミック共振器を接続する必要があります。X2 を使用しない場合、未接続のままにする必要があります。(O)
RESET
XRS317I/ODデバイス・リセット (入力) およびウォッチドッグ・リセット (出力)。これらのデバイスはパワーオン・リセット (POR) およびブラウンアウト・リセット (BOR) 回路を内蔵しています。電源オンまたはブラウンアウト状態の間、このピンを本デバイスは Low に駆動します。外部回路も、デバイス・リセットをアサートするためにこのピンを駆動できます。ウォッチドッグ・リセットが発生した場合、MCU もこのピンを Low に駆動します。ウォッチドッグ・リセット中、XRS ピンは 512 OSCCLK サイクルのウォッチドッグ・リセット期間にわたって Low に駆動されます。2.2kΩ～10kΩ の値の抵抗を、XRS と VDDIO との間に接続する必要があります。ノイズのフィルタリングのために XRS と VSS との間にコンデンサを接続する場合、100nF 以下とする必要があります。これらの値を使うことで、ウォッチドッグ・リセットがアサートされた際、ウォッチドッグは 512 OSCCLK サイクル以内に XRS ピンを VOL に適切に駆動できます。その原因に関係なく、デバイス・リセットによって本デバイスは実行を終了します。プログラム・カウンタは、位置 0x3F FFC0 に格納されたアドレスを指します。リセットが解除されると、プログラム・カウンタで指定された場所から実行が開始されます。このピンの出力バッファは、内部プルアップ付きのオープン・ドレイン素子です。(↑) このピンを外部デバイスによって駆動する場合、オープン・ドレイン素子を使って駆動する必要があります。
ADC、コンパレータ、アナログ I/O
ADCINA76–IADC グループ A、チャネル 7 入力
ADCINA6418IADC グループ A、チャネル 6 入力
AIO6I/Oデジタル AIO 6
ADCINA4519IADC グループ A、チャネル 4 入力
COMP2AIコンパレータ入力 2A (48 ピン・デバイスでのみ利用可能)
AIO4I/Oデジタル AIO 4
ADCINA37–IADC グループ A、チャネル 3 入力
ADCINA2920IADC グループ A、チャネル 2 入力
COMP1AIコンパレータ入力 1A
AIO2I/Oデジタル AIO 2
ADCINA18–IADC グループ A、チャネル 1 入力
ADCINA01021IADC グループ A、チャネル 0 入力
VREFHIIADC 外部基準電圧 High – ADC 外部基準電圧モードでのみ使用されます。Topic Link Label9.9.1.1「ADC」を参照してください。
ADCINB718–IADC グループ B、チャネル 7 入力
ADCINB61726IADC グループ B、チャネル 6 入力
AIO14I/Oデジタル AIO 14
ADCINB41625IADC グループ B、チャネル 4 入力
COMP2BIコンパレータ入力 2B (48 ピン・デバイスでのみ利用可能)
AIO12I/Oデジタル AIO12
ADCINB315–IADC グループ B、チャネル 3 入力
ADCINB21424IADC グループ B、チャネル 2 入力
COMP1BIコンパレータ 入力 1B
AIO10I/Oデジタル AIO 10
ADCINB113–IADC グループ B、チャネル 1 入力
CPU と I/O の電源
VDDA1122アナログ電源ピン。2.2μF (標準値) のコンデンサをピンの近くに接続します。
VSSA1223アナログ・グランド・ピン
VREFLOIADC 外部基準電圧 Low (常にグランドに接続)
VDD321CPU と ロジックのデジタル電源ピン。内部 VREG を使用する場合、各 VDD ピンとグランドとの間に 1 つの 1.2μF のコンデンサを接続します。より大きい値のコンデンサを使用することもできます。
4311
VDDIO354デジタル I/O バッファとフラッシュ・メモリの電源ピン。VREG が有効化されている場合の単一電源です。このピンに のデカップリング・コンデンサを接続します。実際の値は、システムの電圧レギュレーション方法によって決める必要があります。
VSS332デジタル・グランド・ピン
4412
電圧レギュレータ制御信号
VREGENZ343I

内部プルダウン付きの内部電圧レギュレータ (VREG) イネーブル。内部 1.8V VREG を有効化するには、VSS (Low) に直接接続します。VREG を無効化し、外部 1.8V 電源を使うには、VDDIO (High) に直接接続します。

GPIO およびペリフェラル信号 (2)
GPIO02937I/O/Z汎用入出力 0
EPWM1AO拡張 PWM1 出力 A および HRPWM チャネル
–––
–––
GPIO12836I/O/Z汎用入出力 1
EPWM1BO拡張 PWM1 出力 B
––
COMP1OUTOコンパレータ 1 の直接出力
GPIO2375I/O/Z汎用入出力 2
EPWM2AO拡張 PWM2 出力 A および HRPWM チャネル
––
––
GPIO3386I/O/Z汎用入出力 3
EPWM2BO拡張 PWM2 出力 B
––
COMP2OUTOコンパレータ 2 の直接出力 (48 ピン・デバイスでのみ利用可能)
GPIO4397I/O/Z汎用入出力 4
EPWM3AO拡張 PWM3 出力 A および HRPWM チャネル
––
––
GPIO5408I/O/Z汎用入出力 5
EPWM3BO拡張 PWM3 出力 B
––
ECAP1I/O拡張キャプチャ入出力 1
GPIO6419I/O/Z汎用入出力 6
EPWM4AO拡張 PWM4 出力 A および HRPWM チャネル
EPWMSYNCII外部 ePWM 同期パルス入力
EPWMSYNCOO外部 ePWM 同期パルス出力
GPIO74210I/O/Z汎用入出力 7
EPWM4BO拡張 PWM4 出力 B
SCIRXDAISCI-A 受信データ
––
GPIO124713I/O/Z汎用入出力 12
TZ1Iトリップ・ゾーン入力 1
SCITXDAOSCI-A 送信データ
––
GPIO162735I/O/Z汎用入出力 16
SPISIMOAI/OSPI スレーブ入力、マスタ出力
––
TZ2Iトリップ・ゾーン入力 2
GPIO172634I/O/Z汎用入出力 17
SPISOMIAI/OSPI-A スレーブ出力、マスタ入力
––
TZ3Iトリップ・ゾーン入力 3
GPIO182432I/O/Z汎用入出力 18
SPICLKAI/OSPI-A クロック入出力
SCITXDAOSCI-A 送信
XCLKOUTO/ZSYSCLKOUT を基準にして生成された出力クロック。XCLKOUT は、SYSCLKOUT と同じ周波数、半分の周波数、1/4 の周波数のいずれかです。これは、XCLK レジスタのビット 1:0 (XCLKOUTDIV) で制御されます。リセット時、XCLKOUT = SYSCLKOUT/4 です。XCLKOUT 信号は、XCLKOUTDIV を 3 に設定することでオフにできます。
この信号をピンに伝搬させるには、GPIO18 の MUX 制御も XCLKOUT に設定する必要があります。
GPIO192533I/O/Z汎用入出力 19
XCLKINI外部発振器入力。このピンの MUX 機能は、このピンからクロック・ブロックへの経路をゲート制御しません。クロック・ブロックがその他のペリフェラルの機能のために使われている場合、このクロック供給経路が有効化されないように注意する必要があります。
SPISTEAI/OSPI-A スレーブ送信イネーブル入出力
SCIRXDAISCI-A 受信
ECAP1I/O拡張キャプチャ入出力 1
GPIO284814I/O/Z汎用入出力 28
SCIRXDAISCI 受信データ
SDAAI/ODI2C データ・オープン・ドレイン双方向ポート
TZ2Iトリップ・ゾーン入力 2
GPIO29115I/O/Z汎用入出力 29
SCITXDAOSCI 送信データ
SCLAI/ODI2C クロック・オープン・ドレイン双方向ポート
TZ3Iトリップ・ゾーン入力 3
GPIO3231–I/O/Z汎用入出力 32
SDAAI/ODI2C データ・オープン・ドレイン双方向ポート
EPWMSYNCII拡張 PWM 外部同期パルス入力
ADCSOCAOOADC 変換開始 A
GPIO3336–I/O/Z汎用入出力 33
SCLAI/ODI2C クロック・オープン・ドレイン双方向ポート
EPWMSYNCOO拡張 PWM 外部同期パルス出力
ADCSOCBOOADC 変換開始 B
GPIO341927I/O/Z汎用入出力 34
COMP2OUTOコンパレータ 2 の直接出力。COMP2OUT 信号は DA パッケージでは利用できません。
––
––
GPIO352028I/O/Z汎用入出力 35
TDII内部プルアップ付き JTAG テスト・データ入力 (TDI)。TDI は、TCK の立ち上がりエッジに同期して、選択されたレジスタ (命令またはデータ) に入力されます。
GPIO362129I/O/Z汎用入出力 36
TMSI内部プルアップ付き JTAG テスト・モード選択 (TMS)。このシリアル制御入力は、TCK の立ち上がりエッジに同期して TAP コントローラに入力されます。
GPIO372230I/O/Z汎用入出力 37
TDOO/ZJTAG スキャン・アウト、テスト・データ出力 (TDO)。選択されたレジスタ (命令またはデータ) の内容は、TCK (8mA 駆動) の立ち下がりエッジに同期して TDO から出力されます。
GPIO382331I/O/Z汎用入出力 38
TCKI内部プルアップ付き JTAG テスト・クロック
XCLKINI外部発振器入力。このピンの MUX 機能は、このピンからクロック・ブロックへの経路をゲート制御しません。クロック・ブロックがその他の機能のために使われている場合、このクロック供給経路が有効化されないように注意する必要があります。
(1) I = 入力、O = 出力、Z = 高インピーダンス、OD = オープン・ドレイン、↑ = プルアップ、↓ = プルダウン
(2) GPIO 機能 (太字の斜体で表示) はリセット時のデフォルトです。その下に記載されているペリフェラル信号は代替機能です。GPIO 機能が多重化された JTAG ピンの場合、GPIO ブロックへの入力経路は常に有効です。GPIO ブロックからの出力経路と、ピンから JTAG ブロックへの経路は、TRST 信号の状態に基づいて有効化 / 無効化されます。詳細については、『TMS320F2802x、TMS320F2802xx テクニカル・リファレンス・マニュアル』の「システム・コントロール」の章を参照してください。