JAJSGS4P November   2008  – February 2021 TMS320F28020 , TMS320F280200 , TMS320F28021 , TMS320F28022 , TMS320F28023 , TMS320F28023-Q1 , TMS320F28026 , TMS320F28026-Q1 , TMS320F28026F , TMS320F28027 , TMS320F28027-Q1 , TMS320F28027F , TMS320F28027F-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 機能ブロック図
  5. 5 改訂履歴
  6. 6 Device Comparison
    1. 6.1 Related Products
  7. 7 Terminal Configuration and Functions
    1. 7.1 ピン構造図
    2. 7.2 信号概要
      1. 7.2.1 信号概要
  8. 8 仕様
    1. 8.1  Absolute Maximum Ratings
    2. 8.2  ESD 定格 – 車載用
    3. 8.3  ESD 定格 – 民生用
    4. 8.4  推奨動作条件
    5. 8.5  消費電力の概略
      1. 8.5.1 TMS320F2802x/F280200 の消費電流 (40MHz の SYSCLKOUT)
      2. 8.5.2 TMS320F2802x の消費電流 (50MHz)
      3. 8.5.3 TMS320F2802x の消費電流 (60MHz の SYSCLKOUT)
      4. 8.5.4 Reducing Current Consumption
      5. 8.5.5 消費電流グラフ (VREG 有効)
    6. 8.6  電気的特性
    7. 8.7  熱抵抗特性
      1. 8.7.1 PT パッケージ
      2. 8.7.2 DA パッケージ
    8. 8.8  熱設計の検討事項
    9. 8.9  MCU との JTAG デバッグ・プローブ接続 (信号バッファリングなし)
    10. 8.10 パラメータ情報
      1. 8.10.1 タイミング・パラメータの記号
      2. 8.10.2 タイミング・パラメータに関する一般的な注意事項
    11. 8.11 テスト負荷回路
    12. 8.12 電源シーケンス
      1. 8.12.1 リセット (XRS) のタイミング要件
      2. 8.12.2 リセット (XRS) のスイッチング特性
    13. 8.13 クロック仕様
      1. 8.13.1 デバイス・クロック表
        1. 8.13.1.1 2802x のクロックの一覧表 (40MHz デバイス)
        2. 8.13.1.2 2802x のクロックの一覧表 (50MHz デバイス)
        3. 8.13.1.3 2802x のクロックの一覧表 (60MHz デバイス)
        4. 8.13.1.4 デバイス・クロック要件 / 特性
        5. 8.13.1.5 内部のゼロ・ピン発振器 (INTOSC1、INTOSC2) の特性
      2. 8.13.2 クロックの要件と特性
        1. 8.13.2.1 XCLKIN のタイミング要件 – PLL 有効
        2. 8.13.2.2 XCLKIN のタイミング要件 – PLL 無効
        3. 8.13.2.3 XCLKOUT のスイッチング特性 (PLL バイパスまたは有効)
    14. 8.14 フラッシュのタイミング
      1. 8.14.1 T 温度仕様品のフラッシュ / OTP 耐久性
      2. 8.14.2 S 温度仕様品のフラッシュ / OTP 耐久性
      3. 8.14.3 Q 温度仕様品のフラッシュ / OTP 耐久性
      4. 8.14.4 60MHz SYSCLKOUT でのフラッシュ・パラメータ
      5. 8.14.5 50MHz SYSCLKOUT でのフラッシュ・パラメータ
      6. 8.14.6 40MHz SYSCLKOUT でのフラッシュ・パラメータ
      7. 8.14.7 フラッシュ書き込み / 消去時間
      8. 8.14.8 フラッシュ / OTP のアクセス・タイミング
      9. 8.14.9 Flash Data Retention Duration
  9. 9 詳細説明
    1. 9.1 Overview
      1. 9.1.1  CPU
      2. 9.1.2  Memory Bus (Harvard Bus Architecture)
      3. 9.1.3  ペリフェラル・バス
      4. 9.1.4  Real-Time JTAG and Analysis
      5. 9.1.5  Flash
      6. 9.1.6  M0、M1 SARAM
      7. 9.1.7  L0 SARAM
      8. 9.1.8  Boot ROM
        1. 9.1.8.1 エミュレーション・ブート
        2. 9.1.8.2 GetMode
        3. 9.1.8.3 ブートローダが使用するペリフェラル・ピン
      9. 9.1.9  Security
      10. 9.1.10 ペリフェラル割り込み拡張 (PIE) ブロック
      11. 9.1.11 外部割り込み (XINT1～XINT3)
      12. 9.1.12 内部ゼロ・ピン発振器、発振器、PLL
      13. 9.1.13 ウォッチドッグ
      14. 9.1.14 Peripheral Clocking
      15. 9.1.15 Low-power Modes
      16. 9.1.16 ペリフェラル・フレーム 0、1、2 (PFn)
      17. 9.1.17 汎用入出力 (GPIO) マルチプレクサ (MUX)
      18. 9.1.18 32 ビット CPU タイマ (0、1、2)
      19. 9.1.19 Control Peripherals
      20. 9.1.20 シリアル・ポート・ペリフェラル
    2. 9.2 Memory Maps
    3. 9.3 Register Maps
    4. 9.4 Device Emulation Registers
    5. 9.5 VREG/BOR/POR
      1. 9.5.1 オンチップ電圧レギュレータ (VREG)
        1. 9.5.1.1 オンチップ VREG の使い方
        2. 9.5.1.2 オンチップ VREG の無効化
      2. 9.5.2 On-chip Power-On Reset (POR) and Brown-Out Reset (BOR) Circuit
    6. 9.6 システム・コントロール
      1. 9.6.1 内部ゼロ・ピン発振器
      2. 9.6.2 Crystal Oscillator Option
      3. 9.6.3 PLL-Based Clock Module
      4. 9.6.4 入力クロックの喪失 (NMI ウォッチドッグ機能)
      5. 9.6.5 CPU ウォッチドッグ・モジュール
    7. 9.7 Low-power Modes Block
    8. 9.8 Interrupts
      1. 9.8.1 External Interrupts
        1. 9.8.1.1 外部割り込みの電気的データ / タイミング
          1. 9.8.1.1.1 External Interrupt Timing Requirements
          2. 9.8.1.1.2 External Interrupt Switching Characteristics
    9. 9.9 ペリフェラル
      1. 9.9.1  Analog Block
        1. 9.9.1.1 A/D コンバータ (ADC)
          1. 9.9.1.1.1 特長
          2. 9.9.1.1.2 ADC 変換開始の電気的データ / タイミング
            1. 9.9.1.1.2.1 外部 ADC 変換開始のスイッチング特性
          3. 9.9.1.1.3 オンチップ A/D コンバータ (ADC) の電気的データ / タイミング
            1. 9.9.1.1.3.1 ADC Electrical Characteristics
            2. 9.9.1.1.3.2 ADC の電力モード
            3. 9.9.1.1.3.3 内部温度センサ
              1. 9.9.1.1.3.3.1 Temperature Sensor Coefficient
            4. 9.9.1.1.3.4 ADC パワーアップ制御ビットのタイミング
              1. 9.9.1.1.3.4.1 ADC パワーアップ遅延
            5. 9.9.1.1.3.5 ADC のシーケンシャルおよび同時タイミング
        2. 9.9.1.2 ADC MUX
        3. 9.9.1.3 コンパレータ・ブロック
          1. 9.9.1.3.1 オンチップ・コンパレータ / DAC の電気的データ / タイミング
            1. 9.9.1.3.1.1 Electrical Characteristics of the Comparator/DAC
      2. 9.9.2  詳細説明
      3. 9.9.3  Serial Peripheral Interface (SPI) Module
        1. 9.9.3.1 SPI マスタ・モードの電気的データ / タイミング
          1. 9.9.3.1.1 SPI Master Mode External Timing (Clock Phase = 0)
          2. 9.9.3.1.2 SPI Master Mode External Timing (Clock Phase = 1)
        2. 9.9.3.2 SPI スレーブ・モードの電気的データ / タイミング
          1. 9.9.3.2.1 SPI Slave Mode External Timing (Clock Phase = 0)
          2. 9.9.3.2.2 SPI Slave Mode External Timing (Clock Phase = 1)
      4. 9.9.4  Serial Communications Interface (SCI) Module
      5. 9.9.5  Inter-Integrated Circuit (I2C)
        1. 9.9.5.1 I2C の電気的データ / タイミング
          1. 9.9.5.1.1 I2C のタイミング要件
          2. 9.9.5.1.2 I2C のスイッチング特性
      6. 9.9.6  Enhanced PWM Modules (ePWM1/2/3/4)
        1. 9.9.6.1 ePWM の電気的データ / タイミング
          1. 9.9.6.1.1 ePWM Timing Requirements
          2. 9.9.6.1.2 ePWM のスイッチング特性
        2. 9.9.6.2 トリップ・ゾーン入力のタイミング
          1. 9.9.6.2.1 Trip-Zone Input Timing Requirements
      7. 9.9.7  High-Resolution PWM (HRPWM)
        1. 9.9.7.1 HRPWM の電気的データ / タイミング
          1. 9.9.7.1.1 高分解能 PWM の特性 (SYSCLKOUT = 50MHz～60MHz)
      8. 9.9.8  Enhanced Capture Module (eCAP1)
        1. 9.9.8.1 eCAP の電気的データ / タイミング
          1. 9.9.8.1.1 Enhanced Capture (eCAP) Timing Requirement
          2. 9.9.8.1.2 eCAP のスイッチング特性
      9. 9.9.9  JTAG ポート
      10. 9.9.10 General-Purpose Input/Output (GPIO) MUX
        1. 9.9.10.1 GPIO の電気的データ / タイミング
          1. 9.9.10.1.1 GPIO - 出力タイミング
            1. 9.9.10.1.1.1 汎用出力のスイッチング特性
          2. 9.9.10.1.2 GPIO - 入力タイミング
            1. 9.9.10.1.2.1 汎用入力のタイミング要件
          3. 9.9.10.1.3 入力信号のサンプリング・ウィンドウ幅
          4. 9.9.10.1.4 低消費電力モードのウェイクアップ・タイミング
            1. 9.9.10.1.4.1 IDLE Mode Timing Requirements
            2. 9.9.10.1.4.2 IDLE Mode Switching Characteristics
            3. 9.9.10.1.4.3 STANDBY モードのタイミング要件
            4. 9.9.10.1.4.4 STANDBY モードのスイッチング特性
            5. 9.9.10.1.4.5 HALT Mode Timing Requirements
            6. 9.9.10.1.4.6 HALT モードのスイッチング特性
  10. 10アプリケーション、実装、およびレイアウト
    1. 10.1 テキサス・インスツルメンツのリファレンス・デザイン
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 Device and Development Support Tool Nomenclature
    2. 11.2 Tools and Software
    3. 11.3 ドキュメントのサポート
    4. 11.4 サポート・リソース
    5. 11.5 商標
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 用語集
  12. 12メカニカル、パッケージ、および注文情報
    1. 12.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報
9.9.1.1.1 特長

ADC コアは、2 つのサンプル・アンド・ホールド回路から入力される 1 つの 12 ビット・コンバータを内蔵しています。サンプル・アンド・ホールド回路は、同時または連続的にサンプリングできます。一方、これらのサンプル・アンド・ホールド回路には、合計で最大 13 のアナログ入力チャネルからデータが入力されます。本コンバータは、内部バンドギャップ基準電圧で動作させ真の電圧ベース変換を行うように構成することも、一対の外部基準電圧 (VREFHI/VREFLO) を使ってレシオメトリック・ベース変換を行うように構成することもできます。

従来の ADC タイプとは異なり、この ADC はシーケンサ・ベースではありません。ユーザーは、1 つのトリガから一連の変換を簡単に実行できます。しかし、動作の基本原理は個別の変換 (SOC (変換開始) と呼びます) の構成に基づいています。

ADC モジュールの機能には以下が含まれます。

  • 2 つのサンプル・アンド・ホールド (S/H) を内蔵した 12 ビット ADC コア
  • 同時サンプリングまたはシーケンシャル・サンプリング・モード
  • フル・レンジ・アナログ入力：0V～3.3V 固定、または VREFHI/VREFLO レシオメトリック。入力アナログ電圧のデジタル値は、次のように求められます。
    • 内部基準電圧 (VREFLO = VSSA。内部または外部基準電圧モードを使用する場合、VREFHI は VDDA を超えないようにする必要があります。)
      GUID-FA0F7399-5CAD-4B73-AE0D-74950ED8D1E6-low.gif
    • 外部基準電圧 (外部基準電圧に接続された VREFHI/VREFLO。内部または外部基準電圧モードを使用する場合、VREFHI は VDDA を超えないようにする必要があります。)
      GUID-FD391025-6774-489F-9DC7-C2408BC7190F-low.gif
  • 最大 16 チャネルの多重化された入力
  • トリガ、サンプル・ウィンドウ、チャネルとして構成可能な 16 の SOC
  • 変換値を格納するための 16 の結果レジスタ (個別にアドレス指定可能)
  • 複数のトリガ・ソース
    • S/W – ソフトウェア即時開始
    • ePWM 1～4
    • GPIO XINT2
    • CPU タイマ 0/1/2
    • ADCINT1/2
  • 9 つのフレキシブルな PIE 割り込み、任意の変換後の割り込み要求を構成可能

表 9-21 ADC 構成および制御レジスタ
レジスタ名アドレスサイズ
(x16)		EALLOW
保護		説明
ADCCTL10x71001あり制御 1 レジスタ
ADCCTL20x71011あり制御 2 レジスタ
ADCINTFLG0x71041なし割り込みフラグ・レジスタ
ADCINTFLGCLR0x71051なし割り込みフラグ・クリア・レジスタ
ADCINTOVF0x71061なし割り込みオーバーフロー・レジスタ
ADCINTOVFCLR0x71071なし割り込みオーバーフロー・クリア・レジスタ
INTSEL1N20x71081あり割り込み 1 および 2 選択レジスタ
INTSEL3N40x71091あり割り込み 3 および 4 選択レジスタ
INTSEL5N60x710A1あり割り込み 5 および 6 選択レジスタ
INTSEL7N80x710B1あり割り込み 7 および 8 選択レジスタ
INTSEL9N100x710C1あり割り込み 9 選択レジスタ (割り込み 10 選択は予約済み)
SOCPRICTL0x71101ありSOC 優先度制御レジスタ
ADCSAMPLEMODE0x71121ありサンプリング・モード・レジスタ
ADCINTSOCSEL10x71141あり割り込み SOC 選択 1 レジスタ (8 チャネル分)
ADCINTSOCSEL20x71151あり割り込み SOC 選択 2 レジスタ (8 チャネル分)
ADCSOCFLG10x71181なしSOC フラグ 1 レジスタ (16 チャネル分)
ADCSOCFRC10x711A1なしSOC 強制 1 レジスタ (16 チャネル分)
ADCSOCOVF10x711C1なしSOC オーバーフロー 1 レジスタ (16 チャネル分)
ADCSOCOVFCLR10x711E1なしSOC オーバーフロー・クリア 1 レジスタ (16 チャネル分)
ADCSOC0CTL～ADCSOC15CTL0x7120～0x712F1ありSOC0 制御レジスタ～SOC15 制御レジスタ
ADCREFTRIM0x71401あり基準電圧調整レジスタ
ADCOFFTRIM0x71411ありオフセット調整レジスタ
COMPHYSTCTL0x714C1ありコンパレータ・ヒステリシス制御レジスタ
ADCREV0x714F1なしリビジョン・レジスタ
表 9-22 ADC 結果レジスタ (PF0 に割り当て)
レジスタ名アドレスサイズ
(x16)		EALLOW
保護		説明
ADCRESULT0～ADCRESULT150xB00～0xB0F1なしADC 結果 0 レジスタ～ADC 結果 15 レジスタ
GUID-BAA46EFC-BC3E-4AA0-A632-5FCCBF0CE97D-low.gif 図 9-17 ADC の接続

ADC を使わない場合の ADC の接続

ADC を使わない場合も、アナログ電源ピンの接続を維持することを推奨します。アプリケーションで ADC を使わない場合の ADC ピンの接続方法の概要を以下に示します。

  • VDDA – VDDIO に接続
  • VSSA – VSS に接続
  • VREFLO – VSS に接続
  • ADCINAn、ADCINBn、VREFHI – VSSA に接続

アプリケーションで ADC モジュールを使う場合、使っていない ADC 入力ピンをアナログ・グランド (VSSA) に接続する必要があります。

注:

AIO 機能と多重化された未使用の ADCIN ピンは、アナログ・グランドに直接接続しないでください。これらのピンは、1kΩ の抵抗を介してグランドに接続する必要があります。これは、誤ったコードによってこれらのピンが AIO 出力として構成され、接地されたピンを論理 High 状態に駆動するのを防止するためです。

ADC を使わない場合、消費電力を節約するため、ADC モジュールへのクロックを確実に停止します。