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TPS51206

ACTIVO

Regulador de terminador DDR de fuente/disipador de pico de 2 A con referencia de búfer VTTREF para D

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TPS51206

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Detalles del producto

Vin (min) (V) 1 Vin (max) (V) 3.5 Vout (min) (V) 0.5 Vout (max) (V) 0.9 Features S3/S5 Support Iq (typ) (mA) 0.17 Rating Catalog Operating temperature range (°C) -40 to 105 Product type DDR DDR memory type DDR, DDR2, DDR3, DDR3L, DDR4, LPDDR2, LPDDR3
Vin (min) (V) 1 Vin (max) (V) 3.5 Vout (min) (V) 0.5 Vout (max) (V) 0.9 Features S3/S5 Support Iq (typ) (mA) 0.17 Rating Catalog Operating temperature range (°C) -40 to 105 Product type DDR DDR memory type DDR, DDR2, DDR3, DDR3L, DDR4, LPDDR2, LPDDR3
WSON (DSQ) 10 4 mm² 2 x 2
  • Supply Input Voltage: Supports 3.3-V Rail and 5-V Rail
  • VLDOIN Input Voltage Range: VTT+0.4 V to 3.5 V
  • VTT Termination Regulator
    • Output Voltage Range: 0.5 V to 0.9 V
    • 2-A Peak Sink and Source Current
    • Requires Only 10-µF MLCC Output Capacitor
    • ±20 mV Accuracy
  • VTTREF Buffered Reference
    • VDDQ/2 ± 1% Accuracy
    • 10-mA Sink and Source Current
  • Supports High-Z in S3 and Soft-Stop in S4 and S5 with S3 and S5 Inputs
  • Overtemperature Protection
  • 10-Pin, 2 mm × 2 mm SON (DSQ) Package
  • Supply Input Voltage: Supports 3.3-V Rail and 5-V Rail
  • VLDOIN Input Voltage Range: VTT+0.4 V to 3.5 V
  • VTT Termination Regulator
    • Output Voltage Range: 0.5 V to 0.9 V
    • 2-A Peak Sink and Source Current
    • Requires Only 10-µF MLCC Output Capacitor
    • ±20 mV Accuracy
  • VTTREF Buffered Reference
    • VDDQ/2 ± 1% Accuracy
    • 10-mA Sink and Source Current
  • Supports High-Z in S3 and Soft-Stop in S4 and S5 with S3 and S5 Inputs
  • Overtemperature Protection
  • 10-Pin, 2 mm × 2 mm SON (DSQ) Package

The TPS51206 device is a sink and source double date rate (DDR) termination regulator with VTTREF buffered reference output. It is specifically designed for low-input voltage, low-cost, low-external component count systems where space is a key consideration. The device maintains fast transient response and only requires 1 × 10-µF of ceramic output capacitance. The device supports a remote sensing function and all power requirements for DDR2, DDR3 and Low-Power DDR3 (DDR3L), and DDR4 VTT bus. The VTT current capability is ±2-A peak. The device supports all of the DDR power states, putting VTT to High-Z in S3 state (suspend to RAM) and discharging VTT and VTTREF in S4 or S5 state (suspend to disk).

The TPS51206 device is available in 10-Pin, 2 mm × 2 mm SON (DSQ) PowerPAD™ package and specified from –40°C to 105°C.

The TPS51206 device is a sink and source double date rate (DDR) termination regulator with VTTREF buffered reference output. It is specifically designed for low-input voltage, low-cost, low-external component count systems where space is a key consideration. The device maintains fast transient response and only requires 1 × 10-µF of ceramic output capacitance. The device supports a remote sensing function and all power requirements for DDR2, DDR3 and Low-Power DDR3 (DDR3L), and DDR4 VTT bus. The VTT current capability is ±2-A peak. The device supports all of the DDR power states, putting VTT to High-Z in S3 state (suspend to RAM) and discharging VTT and VTTREF in S4 or S5 state (suspend to disk).

The TPS51206 device is available in 10-Pin, 2 mm × 2 mm SON (DSQ) PowerPAD™ package and specified from –40°C to 105°C.

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Documentación técnica

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Tipo Título Fecha
* Data sheet TPS51206 2-A Peak Sink / Source DDR Termination Regulator With VTTREF Buffered Reference for DDR2, DDR3, DDR3L, and DDR4 datasheet (Rev. E) PDF | HTML 19 jul 2018
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Diseño y desarrollo

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Placa de evaluación

TPS51206EVM-745 — Regulador de terminador DDR de fuente/disipador de pico de 2 A con referencia de búfer V

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Guía del usuario: PDF
No disponible en TI.com
Modelo de simulación

TPS51206 PSpice Transient Model

SLUM198.ZIP (56 KB) - PSpice Model
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Modelo de simulación

TPS51206 TINA-TI Transient Reference Design

SLUM249.TSC (142 KB) - TINA-TI Reference Design
Descargar
Modelo de simulación

TPS51206 TINA-TI Transient Spice Model

SLUM248.ZIP (42 KB) - TINA-TI Spice Model
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This reference design showcases various power architectures for generating multiple voltage rails for an application processor module, requiring >1A load current and high efficiency . The required power supply is generated using 5-, 12- or 24-V DC input from the backplane. Power supplies are (...)
Design guide: PDF
Esquema: PDF
Diseños de referencia

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Test report: PDF
Esquema: PDF
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Test report: PDF
Esquema: PDF
Paquete Pasadores Descargar
WSON (DSQ) 10 Ver opciones
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Pedidos y calidad

Información incluida:
  • RoHS
  • REACH
  • Marcado del dispositivo
  • Acabado de plomo/material de la bola
  • Clasificación de nivel de sensibilidad a la humedad (MSL) / reflujo máximo
  • Estimaciones de tiempo medio entre fallas (MTBF)/fallas en el tiempo (FIT)
  • Contenido del material
  • Resumen de calificaciones
  • Monitoreo continuo de confiabilidad
Información incluida:
  • Lugar de fabricación
  • Lugar de ensamblaje

Los productos recomendados pueden tener parámetros, módulos de evaluación o diseños de referencia relacionados con este producto de TI.

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