JAJSRV0A June   2024  – May 2025 ADS8681W , ADS8685W , ADS8689W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 アナログ入力構造
      2. 6.3.2 アナログ入力インピーダンス
      3. 6.3.3 入力保護回路
      4. 6.3.4 プログラマブル ゲイン アンプ (PGA)
      5. 6.3.5 2 次ローパス フィルタ (LPF)
      6. 6.3.6 ADC ドライバ
      7. 6.3.7 リファレンス
        1. 6.3.7.1 内部リファレンス
        2. 6.3.7.2 外部リファレンス
      8. 6.3.8 ADC の伝達関数
      9. 6.3.9 アラーム機能
        1. 6.3.9.1 入力アラーム
        2. 6.3.9.2 AVDD アラーム
    4. 6.4 デバイスの機能モード
      1. 6.4.1 ホスト / デバイス間の接続トポロジ
        1. 6.4.1.1 シングル デバイス：すべての multiSPI オプション
        2. 6.4.1.2 シングル デバイス：標準 SPI インターフェイス
        3. 6.4.1.3 複数のデバイス：デイジーチェーン トポロジ
      2. 6.4.2 デバイスの動作モード
        1. 6.4.2.1 RESET 状態
        2. 6.4.2.2 ACQ 状態
        3. 6.4.2.3 CONV 状態
    5. 6.5 プログラミング
      1. 6.5.1 データ転送フレーム
      2. 6.5.2 入力コマンド ワードおよびレジスタ書き込み動作
      3. 6.5.3 出力データ ワード
      4. 6.5.4 データ転送プロトコル
        1. 6.5.4.1 デバイス構成のプロトコル
        2. 6.5.4.2 デバイスからの読み取りのプロトコル
          1. 6.5.4.2.1 シングル SDO-x のレガシー SPI 互換 (SYS-xy-S) プロトコル
          2. 6.5.4.2.2 デュアル SDO-x のレガシー SPI 互換 (SYS-xy-S) プロトコル
          3. 6.5.4.2.3 ソース同期 (SRC) プロトコル
            1. 6.5.4.2.3.1 出力クロック ソースのオプション
            2. 6.5.4.2.3.2 出力バス幅のオプション
  8. 7 レジスタ マップ
    1. 7.1 デバイス構成およびレジスタ マップ
      1. 7.1.1 DEVICE_ID_REG レジスタ (アドレス = 00h)
      2. 7.1.2 RST_PWRCTL_REG レジスタ (アドレス = 04h)
      3. 7.1.3 SDI_CTL_REG レジスタ (アドレス = 08h)
      4. 7.1.4 SDO_CTL_REG レジスタ (アドレス = 0Ch)
      5. 7.1.5 DATAOUT_CTL_REG レジスタ (アドレス = 10h)
      6. 7.1.6 RANGE_SEL_REG レジスタ (アドレス = 14h)
      7. 7.1.7 ALARM_REG レジスタ (アドレス = 20h)
      8. 7.1.8 ALARM_H_TH_REG レジスタ (アドレス = 24h)
      9. 7.1.9 ALARM_L_TH_REG レジスタ (アドレス = 28h)
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 アラーム機能
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電源のデカップリング
      2. 8.3.2 節電
        1. 8.3.2.1 NAP モード
        2. 8.3.2.2 パワーダウン (PD) モード
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.5.3 出力データ ワード

デバイスからのデータ読み出しは、構成レジスタをプログラムすることにより、SCLK ピンの外部クロックまたは内部デバイス クロックに同期します。詳細については、「データ転送プロトコル」セクションを参照してください。

データ転送フレームでは、内部出力シフト レジスタの内容が SDO-x ピンでシフト アウトされます。任意のフレーム (F+1) の出力データは、フレーム F で発行されたコマンドおよび DATA_VAL[2:0] ビットのステータスによって決まります。

  • DATAOUT_CTL_REG レジスタの DATA_VAL[2:0] ビットが 1xxb に設定されている場合、フレームの出力データ ワード (F+1) に固定データ パターンが含まれます。
  • フレーム F で有効な読み取りコマンドが発行されると、フレームの出力データ ワード (F+1) に 8 ビットのレジスタ データが含まれ、その後に 0 が続きます。
  • フレーム F で有効な READ_HWORD コマンドが発行されると、フレームの出力データ ワード (F+1) に 16 ビットのレジスタ データが含まれ、その後に 0 が続きます。
  • その他の組み合わせの場合はすべて、フレームの出力データ ワード (F+1) に最新の 16 ビット変換結果が含まれます。変換結果に各種データ フラグを追加するには、DATAOUT_CTL_REG レジスタをプログラムします。データ フラグは、次のシーケンスに従って追加されます。
    1. DEVICE_ADDR_INCL ビットが 1 に設定されている場合、DEVICE_ADDR[3:0] ビットが追加されます。
    2. RANGE_INCL ビットが 1 に設定されている場合、ADC INPUT RANGE FLAGS が追加されます。
    3. VDD_ACTIVE_ALARM_INCL ビットが 1 に設定されている場合、AVDD ALARM FLAGS が追加されます。
    4. IN_ACTIVE_ALARM_INCL ビットが 1 に設定されている場合、INPUT ALARM FLAGS が追加されます。
    5. PAR_EN ビットが 1 に設定されている場合、PARITY ビットが追加されます。
    6. 32 ビット出力データ ワードの残りのビットはすべて 0 に設定されます。

表 6-6 に、すべてのデータ フラグが有効のときの出力データ ワードを示します。

表 6-6 すべてのデータ フラグが有効な出力データ ワード
DEVICE_ADDR_INCL = 1b、VDD_ACTIVE_ALARM_INCL = 1b、IN_ACTIVE_ALARM_INCL = 1b、RANGE_INCL = 1b、および PAR_EN = 1b
D[31:16] D[15:12] D[11:8] D[7:6] D[5:4] D[3:2] D[1:0]
変換結果 デバイス アドレス ADC 入力範囲 AVDD アラーム フラグ 入力アラーム フラグ パリティ ビット 00b

表 6-7 に、一部のデータ フラグのみが有効な状態の出力データ ワードを示します。

表 6-7 一部のデータ フラグのみが有効な出力データワード
DEVICE_ADDR_INCL = 0b、VDD_ACTIVE_ALARM_INCL = 1b、IN_ACTIVE_ALARM_INCL = 0b、RANGE_INCL = 1b、および PAR_EN = 1b
D[31:16] D[15:12] D[11:10] D[9:8] D[7:0]
変換結果 ADC 入力範囲 AVDD アラーム フラグ パリティ ビット 00000000b