JAJSU81A March   2024  – September 2024 AM67 , AM67A

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      10
      2.      11
    3. 5.3 信号の説明
      1.      13
      2. 5.3.1  CPSW3G
        1. 5.3.1.1 メイン ドメイン
          1.        16
          2.        17
          3.        18
          4.        19
      3. 5.3.2  CPTS
        1. 5.3.2.1 メイン ドメイン
          1.        22
      4. 5.3.3  CSI-2
        1. 5.3.3.1 メイン ドメイン
          1.        25
          2.        26
          3.        27
          4.        28
      5. 5.3.4  DDRSS
        1. 5.3.4.1 メイン ドメイン
          1.        31
      6. 5.3.5  DSI
        1. 5.3.5.1 メイン ドメイン
          1.        34
      7. 5.3.6  DSS
        1. 5.3.6.1 メイン ドメイン
          1.        37
      8. 5.3.7  ECAP
        1. 5.3.7.1 メイン ドメイン
          1.        40
          2.        41
          3.        42
      9. 5.3.8  エミュレーションおよびデバッグ
        1. 5.3.8.1 メイン ドメイン
          1.        45
        2. 5.3.8.2 MCU ドメイン
          1.        47
      10. 5.3.9  EPWM
        1. 5.3.9.1 メイン ドメイン
          1.        50
          2.        51
          3.        52
          4.        53
      11. 5.3.10 EQEP
        1. 5.3.10.1 メイン ドメイン
          1.        56
          2.        57
          3.        58
      12. 5.3.11 GPIO
        1. 5.3.11.1 メイン ドメイン
          1.        61
          2.        62
        2. 5.3.11.2 MCU ドメイン
          1.        64
      13. 5.3.12 GPMC
        1. 5.3.12.1 メイン ドメイン
          1.        67
      14. 5.3.13 I2C
        1. 5.3.13.1 メイン ドメイン
          1.        70
          2.        71
          3.        72
          4.        73
          5.        74
        2. 5.3.13.2 MCU ドメイン
          1.        76
        3. 5.3.13.3 WKUP ドメイン
          1.        78
      15. 5.3.14 MCAN
        1. 5.3.14.1 メイン ドメイン
          1.        81
          2.        82
        2. 5.3.14.2 MCU ドメイン
          1.        84
          2.        85
      16. 5.3.15 MCASP
        1. 5.3.15.1 メイン ドメイン
          1.        88
          2.        89
          3.        90
          4.        91
          5.        92
      17. 5.3.16 MCSPI
        1. 5.3.16.1 メイン ドメイン
          1.        95
          2.        96
          3.        97
        2. 5.3.16.2 MCU ドメイン
          1.        99
          2.        100
      18. 5.3.17 MDIO
        1. 5.3.17.1 メイン ドメイン
          1.        103
      19. 5.3.18 MMC
        1. 5.3.18.1 メイン ドメイン
          1.        106
          2.        107
          3.        108
      20. 5.3.19 OLDI
        1. 5.3.19.1 メイン ドメイン
          1.        111
      21. 5.3.20 OSPI
        1. 5.3.20.1 メイン ドメイン
          1.        114
      22. 5.3.21 電源
        1.       116
      23. 5.3.22 予約済み
        1.       118
      24. 5.3.23 SERDES
        1. 5.3.23.1 メイン ドメイン
          1.        121
          2.        122
          3.        123
      25. 5.3.24 システム、その他
        1. 5.3.24.1 ブート モードの構成
          1. 5.3.24.1.1 メイン ドメイン
            1.         127
        2. 5.3.24.2 クロック
          1. 5.3.24.2.1 MCU ドメイン
            1.         130
          2. 5.3.24.2.2 WKUP ドメイン
            1.         132
        3. 5.3.24.3 システム
          1. 5.3.24.3.1 メイン ドメイン
            1.         135
          2. 5.3.24.3.2 MCU ドメイン
            1.         137
          3. 5.3.24.3.3 WKUP ドメイン
            1.         139
        4. 5.3.24.4 VMON
          1.        141
      26. 5.3.25 TIMER
        1. 5.3.25.1 メイン ドメイン
          1.        144
        2. 5.3.25.2 MCU ドメイン
          1.        146
        3. 5.3.25.3 WKUP ドメイン
          1.        148
      27. 5.3.26 UART
        1. 5.3.26.1 メイン ドメイン
          1.        151
          2.        152
          3.        153
          4.        154
          5.        155
          6.        156
          7.        157
        2. 5.3.26.2 MCU ドメイン
          1.        159
        3. 5.3.26.3 WKUP ドメイン
          1.        161
      28. 5.3.27 USB
        1. 5.3.27.1 メイン ドメイン
          1.        164
          2.        165
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 AEC-Q100 未認定デバイスの ESD 定格
    3. 6.3 電源投入時間 (POH)
    4. 6.4 推奨動作条件
    5. 6.5 動作性能ポイント
    6. 6.6 電気的特性
      1. 6.6.1 I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.6.2 フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.6.3 高周波発振器 (HFOSC) の電気的特性
      4. 6.6.4 低周波数発振器 (LFXOSC) の電気的特性
      5. 6.6.5 SDIO の電気的特性
      6. 6.6.6 LVCMOS の電気的特性
      7. 6.6.7 CSI-2 (D-PHY) の電気的特性
      8. 6.6.8 USB2PHY の電気的特性
      9. 6.6.9 DDR の電気的特性
    7. 6.7 ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.7.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.7.2 ハードウェア要件
      3. 6.7.3 プログラミング シーケンス
      4. 6.7.4 ハードウェア保証への影響
    8. 6.8 熱抵抗特性
      1. 6.8.1 AMW パッケージの熱抵抗特性 (未定)
    9. 6.9 タイミングおよびスイッチング特性
      1. 6.9.1 タイミング パラメータおよび情報
      2. 6.9.2 電源要件
        1. 6.9.2.1 電源スルーレートの要件
        2. 6.9.2.2 電源シーケンス
          1. 6.9.2.2.1 電源オン シーケンシング
          2. 6.9.2.2.2 電源オフ シーケンス
          3. 6.9.2.2.3 部分 IO 電源シーケンス
      3. 6.9.3 システムのタイミング
        1. 6.9.3.1 リセット タイミング
        2. 6.9.3.2 エラー信号タイミング
        3. 6.9.3.3 クロックのタイミング
      4. 6.9.4 クロック仕様
        1. 6.9.4.1 入力クロック / 発振器
          1. 6.9.4.1.1 MCU_OSC0 内部発振器クロック ソース
            1. 6.9.4.1.1.1 負荷容量
            2. 6.9.4.1.1.2 シャント容量
          2. 6.9.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
          3. 6.9.4.1.3 WKUP_LFOSC0 内部発振器クロック ソース
          4. 6.9.4.1.4 WKUP_LFOSC0 LVCMOS デジタル クロック ソース
          5. 6.9.4.1.5 WKUP_LFOSC0 を使用しない場合
        2. 6.9.4.2 出力クロック
        3. 6.9.4.3 PLL
        4. 6.9.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.9.5 ペリフェラル
        1. 6.9.5.1  ATL
          1. 6.9.5.1.1 ATL_PCLK のタイミング要件
          2. 6.9.5.1.2 ATL_AWS[x] のタイミング要件
          3. 6.9.5.1.3 ATL_BWS[x] のタイミング要件
          4. 6.9.5.1.4 ATCLK[x] のスイッチング特性
        2. 6.9.5.2  CPSW3G
          1. 6.9.5.2.1 CPSW3G MDIO のタイミング
          2. 6.9.5.2.2 CPSW3G RMII のタイミング
          3. 6.9.5.2.3 CPSW3G RGMII のタイミング
        3. 6.9.5.3  CPTS
        4. 6.9.5.4  CSI-2
        5. 6.9.5.5  CSI-2 TX
        6. 6.9.5.6  DDRSS
        7. 6.9.5.7  DSS
        8. 6.9.5.8  ECAP
        9. 6.9.5.9  エミュレーションおよびデバッグ
          1. 6.9.5.9.1 トレース
          2. 6.9.5.9.2 JTAG
        10. 6.9.5.10 EPWM
        11. 6.9.5.11 EQEP
        12. 6.9.5.12 GPIO
        13. 6.9.5.13 GPMC
          1. 6.9.5.13.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.9.5.13.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.9.5.13.3 GPMC および NAND フラッシュ — 非同期モード
        14. 6.9.5.14 I2C
        15. 6.9.5.15 MCAN
        16. 6.9.5.16 MCASP
        17. 6.9.5.17 MCSPI
          1. 6.9.5.17.1 MCSPI — コントローラ モード
          2. 6.9.5.17.2 MCSPI — ペリフェラル モード
        18. 6.9.5.18 MMCSD
          1. 6.9.5.18.1 MMC0 - eMMC インターフェイス
            1. 6.9.5.18.1.1  レガシー SDR モード
            2. 6.9.5.18.1.2  高速 SDR モード
            3. 6.9.5.18.1.3  ハイスピード DDR モード
            4. 6.9.5.18.1.4  HS200 モード
            5. 6.9.5.18.1.5  HS400 モード
            6. 6.9.5.18.1.6  UHS–I SDR12 モード
            7. 6.9.5.18.1.7  UHS–I SDR25 モード
            8. 6.9.5.18.1.8  UHS–I SDR50 モード
            9. 6.9.5.18.1.9  UHS–I DDR50 モード
            10. 6.9.5.18.1.10 UHS–I SDR104 モード
          2. 6.9.5.18.2 MMC1/MMC2 - SD/SDIO インターフェイス
            1. 6.9.5.18.2.1 デフォルト速度モード
            2. 6.9.5.18.2.2 高速モード
            3. 6.9.5.18.2.3 UHS–I SDR12 モード
            4. 6.9.5.18.2.4 UHS–I SDR25 モード
            5. 6.9.5.18.2.5 UHS–I SDR50 モード
            6. 6.9.5.18.2.6 UHS–I DDR50 モード
            7. 6.9.5.18.2.7 UHS–I SDR104 モード
        19. 6.9.5.19 OSPI
          1. 6.9.5.19.1 OSPI0 PHY モード
            1. 6.9.5.19.1.1 PHY データ トレーニング付き OSPI0
            2. 6.9.5.19.1.2 データ トレーニングなし OSPI0
              1. 6.9.5.19.1.2.1 OSPI0 PHY SDR のタイミング
              2. 6.9.5.19.1.2.2 OSPI0 PHY DDR のタイミング
          2. 6.9.5.19.2 OSPI0 タップ モード
            1. 6.9.5.19.2.1 OSPI0 タップ SDR のタイミング
            2. 6.9.5.19.2.2 OSPI0 タップ DDR のタイミング
        20. 6.9.5.20 PCIe
        21. 6.9.5.21 タイマ
        22. 6.9.5.22 UART
        23. 6.9.5.23 USB
  8. 7 詳細説明
    1. 7.1 概要
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 LPDDR4 基板の設計およびレイアウトのガイドライン
      2. 8.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.2.2 外部ボードのループバック
        3. 8.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 8.2.3 USB VBUS 設計ガイドライン
      4. 8.2.4 システム電源監視設計ガイドライン
      5. 8.2.5 高速差動信号のルーティング ガイド
      6. 8.2.6 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート リソース
    5. 9.5 商標
    6. 9.6 静電放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • AMW|594
サーマルパッド・メカニカル・データ
発注情報

6.9.5.19.1.2.2 OSPI0 PHY DDR のタイミング

表 6-119 に、OSPI0 PHY DDR モードに必要な DLL 遅延を定義します。表 6-124、図 6-102、表 6-125、図 6-103 に、OSPI0 PHY DDR モードのタイミング要件とスイッチング特性を示します。

表 6-119 OSPI0 の DLL 遅延マッピング – PHY DDR タイミング モード
モード OSPI_PHY_CONFIGURATION_REG ビット フィールド 遅延値
送信
1.8V PHY_CONFIG_TX_DLL_DELAY_FLD 0x46
3.3V PHY_CONFIG_TX_DLL_DELAY_FLD 0x43
受信
1.8V、DQS PHY_CONFIG_RX_DLL_DELAY_FLD 0x15
3.3V、DQS PHY_CONFIG_RX_DLL_DELAY_FLD 0x3A
その他のすべてのモード PHY_CONFIG_RX_DLL_DELAY_FLD 0x0
表 6-120 OSPI0 のタイミング要件 – PHY DDR モード 図 6-102 参照
番号 モード 最小値 最大値 単位
O15 tsu(D-LBCLK) セットアップ時間、OSPI0_D[7:0] 有効から OSPI0_DQS のエッジまで 1.8V、外部ボード ループバック付き DDR 0.53 ns
1.8V、DQS 付き DDR -0.46 ns
3.3V、外部ボード ループバック付き DDR 1.23 ns
3.3V、DQS 付き DDR -0.66 ns
O16 th(LBCLK-D) ホールド時間、OSPI0_DQS のアクティブ エッジ後に OSPI0_D[7:0] を有効に保持すべき時間 1.8V、外部ボード ループバック付き DDR 1.24(1) ns
1.8V、DQS 付き DDR 3.59 ns
3.3V、外部ボード ループバック付き DDR 1.44(1) ns
3.3V、DQS 付き DDR 7.92 ns
(1) このホールド時間の要件は、一般的な OSPI/QSPI/SPI デバイスのホールド時間よりも長いです。したがって、SoC と、接続された OSPI/QSPI/SPI デバイスとの間のパターン長は、SoC でのホールド時間を確実に満たすのに十分な長さにする必要があります。補償のため、SoC の外部ループバック クロック (OSPI0_LBCLKO から OSPI0_DQS まで) の長さを短くする必要がある場合があります。
AM67 AM67A OSPI0 のタイミング要件 – 外部ボード ループバックまたは DQS 付き PHY DDR図 6-102 OSPI0 のタイミング要件 – 外部ボード ループバックまたは DQS 付き PHY DDR
表 6-121 OSPI0 のスイッチング特性 – PHY DDR モード 図 6-103 参照
番号 パラメータ モード 最小値 最大値 単位
O1 tc(CLK) サイクル時間、OSPI0_CLK 19 ns
O2 tw(CLKL) パルス幅、OSPI0_CLK low ((0.475P(1)) - 0.3) ns
O3 tw(CLKH) パルス幅、OSPI0_CLK high ((0.475P(1)) - 0.3) ns
O4 td(CSn-CLK) 遅延時間、OSPI0_CSn[3:0] アクティブ エッジから OSPI0_CLK 立ち上がりエッジまで ((0.475P(1)) - (0.975M(2)R(4))) ((0.525P(1)) - (1.025M(2)R(4)) + 7) ns
O5 td(CLK-CSn) 遅延時間、OSPI0_CLK 立ち上がりエッジから OSPI0_CSn[3:0] 非アクティブ エッジまで ((0.475P(1)) + (0.975N(3)R(4)) - 7) ((0.525P(1)) + (1.025N(3)R(4))) ns
O6 td(CLK-D) 遅延時間、OSPI0_CLK アクティブ エッジから OSPI0_D[7:0] 遷移まで 1.8V -7.71 -1.56 ns
3.3V -7.71 -1.56 ns
(1) P = SCLK サイクル時間 (ns) = OSPI0_CLK 周期 (ns)
(2) M = OSPI_DEV_DELAY_REG[D_INIT_FLD]
(3) N = OSPI_DEV_DELAY_REG[D_AFTER_FLD]
(4) R = リファレンス クロック サイクル時間 (ns 単位)
AM67 AM67A OSPI0 のスイッチング特性 – PHY DDR モード図 6-103 OSPI0 のスイッチング特性 – PHY DDR モード