JAJSU81B March   2024  – June 2026 AM67 , AM67A

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      10
      2.      11
    3. 5.3 信号の説明
      1.      13
      2. 5.3.1  CPSW3G
        1. 5.3.1.1 メイン ドメイン
          1.        16
          2.        17
          3.        18
          4.        19
      3. 5.3.2  CPTS
        1. 5.3.2.1 メイン ドメイン
          1.        22
      4. 5.3.3  CSI-2
        1. 5.3.3.1 メイン ドメイン
          1.        25
          2.        26
          3.        27
          4.        28
      5. 5.3.4  DDRSS
        1. 5.3.4.1 メイン ドメイン
          1.        31
      6. 5.3.5  DSI
        1. 5.3.5.1 メイン ドメイン
          1.        34
      7. 5.3.6  DSS
        1. 5.3.6.1 メイン ドメイン
          1.        37
      8. 5.3.7  ECAP
        1. 5.3.7.1 メイン ドメイン
          1.        40
          2.        41
          3.        42
      9. 5.3.8  エミュレーションおよびデバッグ
        1. 5.3.8.1 メイン ドメイン
          1.        45
        2. 5.3.8.2 MCU ドメイン
          1.        47
      10. 5.3.9  EPWM
        1. 5.3.9.1 メイン ドメイン
          1.        50
          2.        51
          3.        52
          4.        53
      11. 5.3.10 EQEP
        1. 5.3.10.1 メイン ドメイン
          1.        56
          2.        57
          3.        58
      12. 5.3.11 GPIO
        1. 5.3.11.1 メイン ドメイン
          1.        61
          2.        62
        2. 5.3.11.2 MCU ドメイン
          1.        64
      13. 5.3.12 GPMC
        1. 5.3.12.1 メイン ドメイン
          1.        67
      14. 5.3.13 I2C
        1. 5.3.13.1 メイン ドメイン
          1.        70
          2.        71
          3.        72
          4.        73
          5.        74
        2. 5.3.13.2 MCU ドメイン
          1.        76
        3. 5.3.13.3 WKUP ドメイン
          1.        78
      15. 5.3.14 MCAN
        1. 5.3.14.1 メイン ドメイン
          1.        81
          2.        82
        2. 5.3.14.2 MCU ドメイン
          1.        84
          2.        85
      16. 5.3.15 MCASP
        1. 5.3.15.1 メイン ドメイン
          1.        88
          2.        89
          3.        90
          4.        91
          5.        92
      17. 5.3.16 MCSPI
        1. 5.3.16.1 メイン ドメイン
          1.        95
          2.        96
          3.        97
        2. 5.3.16.2 MCU ドメイン
          1.        99
          2.        100
      18. 5.3.17 MDIO
        1. 5.3.17.1 メイン ドメイン
          1.        103
      19. 5.3.18 MMC
        1. 5.3.18.1 メイン ドメイン
          1.        106
          2.        107
          3.        108
      20. 5.3.19 OLDI
        1. 5.3.19.1 メイン ドメイン
          1.        111
      21. 5.3.20 OSPI
        1. 5.3.20.1 メイン ドメイン
          1.        114
      22. 5.3.21 電源
        1.       116
      23. 5.3.22 予約済み
        1.       118
      24. 5.3.23 SERDES
        1. 5.3.23.1 メイン ドメイン
          1.        121
          2.        122
          3.        123
      25. 5.3.24 システム、その他
        1. 5.3.24.1 ブート モードの構成
          1. 5.3.24.1.1 メイン ドメイン
            1.         127
        2. 5.3.24.2 クロック
          1. 5.3.24.2.1 MCU ドメイン
            1.         130
          2. 5.3.24.2.2 WKUP ドメイン
            1.         132
        3. 5.3.24.3 システム
          1. 5.3.24.3.1 メイン ドメイン
            1.         135
          2. 5.3.24.3.2 MCU ドメイン
            1.         137
          3. 5.3.24.3.3 WKUP ドメイン
            1.         139
        4. 5.3.24.4 VMON
          1.        141
      26. 5.3.25 TIMER
        1. 5.3.25.1 メイン ドメイン
          1.        144
        2. 5.3.25.2 MCU ドメイン
          1.        146
        3. 5.3.25.3 WKUP ドメイン
          1.        148
      27. 5.3.26 UART
        1. 5.3.26.1 メイン ドメイン
          1.        151
          2.        152
          3.        153
          4.        154
          5.        155
          6.        156
          7.        157
        2. 5.3.26.2 MCU ドメイン
          1.        159
        3. 5.3.26.3 WKUP ドメイン
          1.        161
      28. 5.3.27 USB
        1. 5.3.27.1 メイン ドメイン
          1.        164
          2.        165
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  AEC-Q100 未認定デバイスの ESD 定格
    3. 6.3  電源投入時間 (POH)
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  消費電力の概略
    7. 6.7  電気的特性
      1. 6.7.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.7.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.7.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.7.4  低周波数発振器 (LFXOSC) の電気的特性
      5. 6.7.5  eMMCPHY の電気的特性
      6. 6.7.6  SDIO の電気的特性
      7. 6.7.7  LVCMOS の電気的特性
      8. 6.7.8  OLDI LVDS (OLDI) の電気的特性
      9. 6.7.9  CSI-2 (D-PHY) の電気的特性
      10. 6.7.10 DSI (D-PHY) の電気的特性
      11. 6.7.11 USB2PHY の電気的特性
      12. 6.7.12 SerDes PHY の電気的特性
      13. 6.7.13 DDR の電気的特性
    8. 6.8  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.8.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.8.2 ハードウェア要件
      3. 6.8.3 プログラミング シーケンス
      4. 6.8.4 ハードウェア保証への影響
    9. 6.9  熱抵抗特性
      1. 6.9.1 AMW パッケージの熱抵抗特性
    10. 6.10 温度センサの特性
    11. 6.11 タイミングおよびスイッチング特性
      1. 6.11.1 タイミング パラメータおよび情報
      2. 6.11.2 電源要件
        1. 6.11.2.1 電源スルーレートの要件
        2. 6.11.2.2 電源シーケンス
          1. 6.11.2.2.1 電源オン シーケンシング
          2. 6.11.2.2.2 電源オフ シーケンス
          3. 6.11.2.2.3 部分 IO 電源シーケンス
      3. 6.11.3 システムのタイミング
        1. 6.11.3.1 リセット タイミング
        2. 6.11.3.2 エラー信号タイミング
        3. 6.11.3.3 クロックのタイミング
      4. 6.11.4 クロック仕様
        1. 6.11.4.1 入力クロック / 発振器
          1. 6.11.4.1.1 MCU_OSC0 内部発振器クロック ソース
            1. 6.11.4.1.1.1 負荷容量
            2. 6.11.4.1.1.2 シャント容量
          2. 6.11.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
          3. 6.11.4.1.3 WKUP_LFOSC0 内部発振器クロック ソース
          4. 6.11.4.1.4 WKUP_LFOSC0 LVCMOS デジタル クロック ソース
          5. 6.11.4.1.5 WKUP_LFOSC0 を使用しない場合
        2. 6.11.4.2 出力クロック
        3. 6.11.4.3 PLL
        4. 6.11.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.11.5 ペリフェラル
        1. 6.11.5.1  ATL
          1. 6.11.5.1.1 ATL_PCLK のタイミング要件
          2. 6.11.5.1.2 ATL_AWS[x] のタイミング要件
          3. 6.11.5.1.3 ATL_BWS[x] のタイミング要件
          4. 6.11.5.1.4 ATCLK[x] のスイッチング特性
        2. 6.11.5.2  CPSW3G
          1. 6.11.5.2.1 CPSW3G MDIO のタイミング
          2. 6.11.5.2.2 CPSW3G RMII のタイミング
          3. 6.11.5.2.3 CPSW3G RGMII のタイミング
        3. 6.11.5.3  CPTS
        4. 6.11.5.4  CSI-2
        5. 6.11.5.5  CSI-2 TX
        6. 6.11.5.6  DDRSS
        7. 6.11.5.7  DSI
        8. 6.11.5.8  DSS
        9. 6.11.5.9  ECAP
        10. 6.11.5.10 エミュレーションおよびデバッグ
          1. 6.11.5.10.1 トレース
          2. 6.11.5.10.2 JTAG
        11. 6.11.5.11 EPWM
        12. 6.11.5.12 EQEP
        13. 6.11.5.13 GPIO
        14. 6.11.5.14 GPMC
          1. 6.11.5.14.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.11.5.14.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.11.5.14.3 GPMC および NAND フラッシュ — 非同期モード
        15. 6.11.5.15 I2C
        16. 6.11.5.16 MCAN
        17. 6.11.5.17 MCASP
        18. 6.11.5.18 MCSPI
          1. 6.11.5.18.1 MCSPI — コントローラ モード
          2. 6.11.5.18.2 MCSPI — ペリフェラル モード
        19. 6.11.5.19 MMCSD
          1. 6.11.5.19.1 MMC0 - eMMC インターフェイス
            1. 6.11.5.19.1.1  レガシー SDR モード
            2. 6.11.5.19.1.2  高速 SDR モード
            3. 6.11.5.19.1.3  ハイスピード DDR モード
            4. 6.11.5.19.1.4  HS200 モード
            5. 6.11.5.19.1.5  HS400 モード
            6. 6.11.5.19.1.6  UHS–I SDR12 モード
            7. 6.11.5.19.1.7  UHS–I SDR25 モード
            8. 6.11.5.19.1.8  UHS–I SDR50 モード
            9. 6.11.5.19.1.9  UHS–I DDR50 モード
            10. 6.11.5.19.1.10 UHS–I SDR104 モード
          2. 6.11.5.19.2 MMC1/MMC2 - SD/SDIO インターフェイス
            1. 6.11.5.19.2.1 デフォルト速度モード
            2. 6.11.5.19.2.2 高速モード
            3. 6.11.5.19.2.3 UHS–I SDR12 モード
            4. 6.11.5.19.2.4 UHS–I SDR25 モード
            5. 6.11.5.19.2.5 UHS–I SDR50 モード
            6. 6.11.5.19.2.6 UHS–I DDR50 モード
            7. 6.11.5.19.2.7 UHS–I SDR104 モード
        20. 6.11.5.20 OLDI
          1. 6.11.5.20.1 OLDI0 のスイッチング特性
        21. 6.11.5.21 OSPI
          1. 6.11.5.21.1 OSPI0 PHY モード
            1. 6.11.5.21.1.1 PHY データ トレーニング付き OSPI0
            2. 6.11.5.21.1.2 データ トレーニングなし OSPI0
              1. 6.11.5.21.1.2.1 OSPI0 PHY SDR のタイミング
              2. 6.11.5.21.1.2.2 OSPI0 PHY DDR のタイミング
          2. 6.11.5.21.2 OSPI0 タップ モード
            1. 6.11.5.21.2.1 OSPI0 タップ SDR のタイミング
            2. 6.11.5.21.2.2 OSPI0 タップ DDR のタイミング
        22. 6.11.5.22 PCIe
        23. 6.11.5.23 タイマ
        24. 6.11.5.24 UART
        25. 6.11.5.25 USB
  8. 7 詳細説明
    1. 7.1 概要
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 LPDDR4 基板の設計およびレイアウトのガイドライン
      2. 8.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.2.2 外部ボードのループバック
        3. 8.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 8.2.3 USB VBUS 設計ガイドライン
      4. 8.2.4 システム電源監視設計ガイドライン
      5. 8.2.5 高速差動信号のルーティング ガイド
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート リソース
    5. 9.5 商標
    6. 9.6 静電放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • AMW|594
サーマルパッド・メカニカル・データ
発注情報

6.11.5.18.1 MCSPI — コントローラ モード

表 6-79、図 6-64、表 6-80、図 6-65 に、SPI –コントローラ モードのタイミング要件とスイッチング特性を示します。

表 6-79 MCSPI のタイミング要件 - コントローラ モード 図 6-64 参照
番号 パラメータ 説明 最小値 最大値 単位
SM4 tsu(POCI-SPICLK) セットアップ時間、SPIn_D[x] 有効から SPIn_CLK アクティブ エッジまで 2.8 ns
SM5 th(SPICLK-POCI) ホールド時間、SPIn_CLK のアクティブ エッジ後に SPIn_D[x] を有効に保持すべき時間 3 ns
AM67 AM67A SPI コントローラ モードの受信タイミング図 6-64 SPI コントローラ モードの受信タイミング
表 6-80 MCSPI のスイッチング特性 - コントローラ モード 図 6-65 参照
番号 パラメータ 最小値 最大値 単位
SM1 tc(SPICLK) サイクル時間、SPIn_CLK 20 ns
SM2 tw(SPICLKL) パルス幅、SPIn_CLK Low 0.5P - 1(1) ns
SM3 tw(SPICLKH) パルス幅、SPIn_CLK High 0.5P - 1(1) ns
SM6 td(SPICLK-PICO) 遅延時間、SPIn_CLK アクティブ エッジから SPIn_D[x] まで -3 2.5 ns
SM7 td(CS-PICO) 遅延時間、SPIn_CSi アクティブ エッジから SPIn_D[x] まで 5 ns
SM8 td(CS-SPICLK) 遅延時間、SPIn_CSi アクティブから SPIn_CLK の最初のエッジまで PHA = 0 B - 4 (2) ns
PHA = 1 A - 4 (3) ns
SM9 td(SPICLK-CS) 遅延時間、SPIn_CLK の最後のエッジから SPIn_CSi 非アクティブまで PHA = 0 A - 4(4) ns
PHA = 1 B - 4(5) ns
(1) P = SPIn_CLK 周期 (ns 単位)。
(2) T_ref は、McSPI 機能クロックの周期です (ns 単位)。Fratio は、McSPI 機能クロックの周波数と SPIn_CLK クロックの周波数との分周比で、MCSPI_CH(i)CONF レジスタの CLKD および CLKG ビット フィールド、および MCSPI_CH(i)CTRL レジスタの EXTCLK ビット フィールドによって制御されます。TCS(i) は、MCSPI_CH(i)CONF レジスタのチップ セレクト時間制御ビット フィールドにプログラムされる値です。
  • Fratio = 1 のとき、B = (TCS(i) + 0.5) * T_ref。
  • Fratio ≧ 2 かつ偶数のとき、B = (TCS(i) + 0.5) * Fratio * T_ref。
  • Fratio ≧ 3 かつ奇数のとき、B = ((TCS(i) * Fratio) + ((Fratio + 1) / 2 )) * T_ref。
(3) T_ref は、McSPI 機能クロックの周期です。Fratio は、McSPI 機能クロックの周波数と SPIn_CLK クロックの周波数との分周比で、MCSPI_CH(i)CONF レジスタの CLKD および CLKG ビット フィールド、および MCSPI_CH(i)CTRL レジスタの EXTCLK ビット フィールドによって制御されます。TCS(i) は、MCSPI_CH(i)CONF レジスタのチップ セレクト時間制御ビット フィールドにプログラムされる値です。
  • Fratio = 1 のとき、A = (TCS(i) + 1) * T_ref。
  • Fratio ≧ 2 かつ偶数のとき、A = (TCS(i) + 0.5) * Fratio * T_ref。
  • Fratio ≧ 3 かつ奇数のとき、A = ((TCS(i) * Fratio) + ((Fratio - 1) / 2 )) * T_ref。
(4) T_ref は、McSPI 機能クロックの周期です。Fratio は、McSPI 機能クロックの周波数と SPIn_CLK クロックの周波数との分周比で、MCSPI_CH(i)CONF レジスタの CLKD および CLKG ビット フィールド、および MCSPI_CH(i)CTRL レジスタの EXTCLK ビット フィールドによって制御されます。TCS(i) は、MCSPI_CH(i)CONF レジスタのチップ セレクト時間制御ビット フィールドにプログラムされる値です。
  • Fratio = 1 のとき、A = (TCS(i) + 1) * T_ref。
  • Fratio ≧ 2 かつ偶数のとき、A = (TCS(i) + 0.5) * Fratio * T_ref。
  • Fratio ≧ 3 かつ奇数のとき、A = ((TCS(i) * Fratio) + ((Fratio + 1) / 2 )) * T_ref。
(5) T_ref は、McSPI 機能クロックの周期です。Fratio は、McSPI 機能クロックの周波数と SPIn_CLK クロックの周波数との分周比で、MCSPI_CH(i)CONF レジスタの CLKD および CLKG ビット フィールド、および MCSPI_CH(i)CTRL レジスタの EXTCLK ビット フィールドによって制御されます。TCS(i) は、MCSPI_CH(i)CONF レジスタのチップ セレクト時間制御ビット フィールドにプログラムされる値です。
  • Fratio = 1 のとき、B = (TCS(i) + 0.5) * T_ref。
  • Fratio ≧ 2 かつ偶数のとき、B = (TCS(i) + 0.5) * Fratio * T_ref。
  • Fratio ≧ 3 かつ奇数のとき、B = ((TCS(i) * Fratio) + ((Fratio - 1) / 2 )) * T_ref。
AM67 AM67A SPI コントローラ モードの送信タイミング図 6-65 SPI コントローラ モードの送信タイミング