2 次側電源 (VDD2) がオンすると、オープン・ドレイン出力は高インピーダンス (Hi-Z) 状態で起動します。起動後、1 次側がまだ機能していない場合、出力は LOW に駆動されます。この条件は、2 次側の起動時間と 1 次側のフォルト検出遅延時間の和 (t_LS,STA + t_HS,FLT) の後で発生します (図 7-5 を参照)。同様に、通常動作中に 1 次側フォルト検出遅延時間より長い間、1 次側電源がその低電圧閾値電圧 (VDD1_UV) を下回ると、オープン・ドレイン出力は LOW に駆動されます (図 7-8 を参照)。この遅延により、1 次側電源を喪失してもシステムは確実にシャットダウンできます。

300mV 内部基準電圧と REF ピン電圧が落ち着くことができ、またコンパレータ出力が起動中に意図せず切り替わることがないように、コンパレータの 1 次側と 2 次側との間で開始する通信は 1 次側ブランキング時間 (t_HS,BLK、高電圧側に実装された時定数) によって遅延されます。

図 7-5～図 7-10 に、代表的な起動および停止手順を示します。

図 7-5 では、2 次側電源 (VDD2) がオンしますが、1 次側電源 (VDD1) はオフのままです。出力は Hi-Z 状態で起動します。t_{HS, FLT} 後、OUT は LOW に駆動され、1 次側電源喪失フォルトを示します。

図 7-6 では、2 次側電源 (VDD2) がオンした後しばらくして、1 次側電源 (VDD1) がオンします。出力は最初はアクティブ LOW 状態です (ケース (1) を参照)。1 次側電源が有効になった後、本デバイスが通常動作であることを認識し、出力がコンパレータの現在の状態を反映するために、t_{HS, STA} + t_{HS, BLK} の待機時間が設けられています。

図 7-7 では、2 次側電源 (VDD2) がオンした後、わずかに遅れて 1 次側電源 (VDD1) がオンします。出力は最初は Hi-Z 状態です。1 次側フォルト検出遅延 (t_HS,FLT) は 1 次側ブランキング時間 (t_HS,BLK) より短いため、出力は t_{HS, FLT} の後 LOW に駆動され、1 次側がまだ動作していないことを示します。1 次側ブランキング時間 (t_HS,BLK) が経過した後、本デバイスは通常動作であることを認識し、出力はコンパレータの現在の状態を反映します。

図 7-8 では、1 次側電源 (VDD1) がオフした後、2 次側電源 (VDD2) がオフします。1 次側フォルト検出遅延時間 (t_HS,FLT) の後、出力は LOW に駆動されます。VDD2 が VDD2_UV 閾値電圧を下回るとすぐに、両方の出力は Hi-Z 状態に入ります。

図 7-9 では、1 次側が完全に起動した後、2 次側電源 (VDD2) がオンします (VDD1 と VDD2 の間の遅延は (t_HS,STA + t_HS,BLK) より大きいです)。出力は Hi-Z 状態で起動します。 2 次側の起動時間 (t_LS,STA) の後、デバイスは通常動作に入ります。

図 7-10 では、2 次側電源 (VDD2) がオフし、次いで 1 次側電源 (VDD1) がオフします。VDD2 が VDD2_UV 閾値電圧を下回るとすぐに、出力は Hi-Z 状態に入ります。