JAJSK44C July   2021  – August 2025 CDCDB800

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 フェイルセーフ入力
      2. 7.3.2 出力イネーブルの制御
      3. 7.3.3 SMBus
        1. 7.3.3.1 SMBus アドレス割り当て
    4. 7.4 デバイスの機能モード
      1. 7.4.1 CKPWRGD_PD# 機能
      2. 7.4.2 OE[7:0]# および SMBus 出力イネーブル
      3. 7.4.3 出力スルーレート制御
      4. 7.4.4 出力インピーダンス制御
    5. 7.5 プログラミング
  9. 8 レジスタ マップ
    1. 8.1 CDCDB800 レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 出力イネーブルの制御方法
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス サポート
      1. 10.1.1 TICS Pro
    2. 10.2 ドキュメントのサポート
      1. 10.2.1 関連資料
    3. 10.3 ドキュメントの更新通知を受け取る方法
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

9.2.1 設計要件

典型的なサーバー マザーボードのアプリケーションとして、プロセッサ チップセットの PCH から複数のエンドポイントへ 100MHz の PCIe リファレンス クロックを分配する必要がある場合を考えてみます。クロックの入力および出力要件の例を次に示します。

  • クロック入力：
    • 100MHz LP-HCSL
  • クロック出力：
    • 2 系統の 100MHz をプロセッサへ、LP-HCSL
    • 3 系統の 100MHz をライザー/リタイマへ、LP-HCSL
    • 3 系統の 100MHz を DDR メモリ コントローラへ、LP-HCSL