JAJSFP9C July   2018  – August 2025 DAC61416 , DAC71416 , DAC81416

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 デジタル / アナログ コンバータ (DAC) アーキテクチャ
        1. 6.3.1.1 DAC の伝達関数
        2. 6.3.1.2 DAC レジスタ構造
          1. 6.3.1.2.1 DAC レジスタの同期および非同期更新
          2. 6.3.1.2.2 ブロードキャスト DAC レジスタ
          3. 6.3.1.2.3 DAC 動作のクリア
      2. 6.3.2 内部リファレンス
      3. 6.3.3 デバイス リセット オプション
        1. 6.3.3.1 パワーオン リセット (POR)
        2. 6.3.3.2 ハードウェア リセット
        3. 6.3.3.3 ソフトウェア リセット
      4. 6.3.4 過熱保護
        1. 6.3.4.1 アナログ温度センサ：TEMPOUT ピン
        2. 6.3.4.2 サーマル シャットダウン
    4. 6.4 デバイスの機能モード
      1. 6.4.1 トグル モード
      2. 6.4.2 差動モード
      3. 6.4.3 パワーダウン モード
    5. 6.5 プログラミング
      1. 6.5.1 スタンドアロン動作
        1. 6.5.1.1 ストリーミング モード動作
      2. 6.5.2 デイジー チェーン動作
      3. 6.5.3 フレームエラー チェック
  8. 7 レジスタ マップ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 開発サポート
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RHA|40
サーマルパッド・メカニカル・データ
発注情報

6.4.3 パワーダウン モード

DACx1416 の DAC 出力アンプおよび内部リファレンスのパワーダウン状態は、PWDWN レジスタを通じて個別に設定および監視されます。DAC チャネルをパワーダウン モードに設定すると、出力アンプが無効化され、内部 10 kΩ 抵抗を介して出力ピンがグランドにクランプされます。

DAC がパワーダウンに入っても DAC データ レジスタはクリアされないため、通常動作に戻った際に同じ出力電圧へ復帰できます。パワーダウン モード中は、DAC データ レジスタは更新できます。

電源投入またはリセット後、すべての DAC チャネルと内部リファレンスはパワーダウン モードになります。DEV-PWDWN ビットを使用して、デバイス全体をパワーダウン モードまたはアクティブ モードに設定します。