JAJSXI3A September   2025  – November 2025 DLP78TUV

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  保存条件
    3. 5.3  ESD 定格
    4. 5.4  推奨動作条件
    5.     11
    6. 5.5  熱に関する情報
    7. 5.6  電気的特性
    8. 5.7  タイミング要件
    9.     15
    10. 5.8  システム実装インターフェイスの荷重
    11.     17
    12. 5.9  マイクロミラー アレイの物理特性
    13.     19
    14. 5.10 マイクロミラー アレイの光学特性
    15.     21
    16. 5.11 ウィンドウの特性
    17. 5.12 チップセット コンポーネントの使用方法の仕様
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 電源インターフェイス
      2. 6.3.2 タイミング
    4. 6.4 デバイスの機能モード
    5. 6.5 光学インターフェイスおよびシステムの画質に関する検討事項
      1. 6.5.1 開口数および迷光制御
      2. 6.5.2 瞳孔一致
      3. 6.5.3 オーバーフィル照射
    6. 6.6 マイクロミラー アレイ温度の計算
    7. 6.7 マイクロミラーの電力密度の計算
    8. 6.8 ウィンドウ アパーチャイル ミネーション オーバーフィル計算
    9. 6.9 マイクロミラーのランデッド オン / ランデッド オフ デューティ サイクル
      1. 6.9.1 マイクロミラーのランデッド オン / ランデッド オフ デューティ サイクルの定義
      2. 6.9.2 DMD のランデッド デューティ サイクルと有効寿命
      3. 6.9.3 ランデッド デューティ サイクルと動作時の DMD 温度
      4. 6.9.4 製品またはアプリケーションの長期平均ランデッド デューティ サイクルの推定
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
      3. 7.2.3 アプリケーション曲線
    3. 7.3 温度センサ ダイオード
    4. 7.4 電源に関する推奨事項
      1. 7.4.1 DMD 電源要件
      2. 7.4.2 DMD 電源のパワーアップ手順
      3. 7.4.3 DMD 電源のパワーダウン手順
    5. 7.5 レイアウト
      1. 7.5.1 レイアウトのガイドライン
      2. 7.5.2 レイアウト例
        1. 7.5.2.1 基板面
        2. 7.5.2.2 インピーダンス要件
        3. 7.5.2.3 パターン幅、間隔
          1. 7.5.2.3.1 電圧信号
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 サード・パーティ製品に関する免責事項
    2. 8.2 デバイス サポート
      1. 8.2.1 デバイスの命名規則
    3. 8.3 デバイスのマーキング
    4. 8.4 ドキュメントのサポート
      1. 8.4.1 関連資料
    5. 8.5 ドキュメントの更新通知を受け取る方法
    6. 8.6 サポート・リソース
    7. 8.7 商標
    8. 8.8 静電気放電に関する注意事項
    9. 8.9 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • |
サーマルパッド・メカニカル・データ
発注情報

7.4.3 DMD 電源のパワーダウン手順

  • パワー ダウン中、VDD と VDDI は、VCC2 がグラウンドの規定限界内まで放電されるまで供給し続ける必要があります。セクション 5.4 を参照してください。
  • 過渡電圧レベルが、セクション 5.1、セクション 5.4 で規定されている要件に従えば、パワーダウン時の電源スルーレートを柔軟に設定できます。
  • パワーダウン時は、LVCMOS 入力ピンをセクション 5.4で 規定されている値未満にする必要があります。
DLP78TUV DMD 電源シーケンシング要件図 7-5 DMD 電源シーケンシング要件
A. ピンの機能について、ピン構成および機能を参照してください。
B. VCC2 が立ち上がる前に、VDD が立ち上がって安定している必要があります。
C. PWRDNZ には 2 つのターンオン オプションがあります。オプション 1：PWRDNZ は、VDD と VCC2 が立ち上がって安定するまで High になりません、またはオプション 2: PWRDNZ は、VDD と VCC2 が立ち上がって安定した後、TPWRDNZ 以上、または 10ns の間 Low パルスを与えなければなりません。
D. LVDS レシーバが復帰するためには、PWRDNZ が High になってから TLVDS_ARSTZ 以上、または 2µs の待機時間が必要です。
E. DMD マイクロミラーのパーク シーケンスが完了すると、DLP コントローラ ソフトウェアがハードウェア パワー ダウンを開始し、PWRDNZ を有効化して VCC2 を無効にします。
F. 電力損失条件下で、DLP コントローラのハードウェア PWRDNZ によって緊急 DMD マイクロミラー パーク手順が実行されている場合は、Low になります。
G. VCC2 が Low になるまで、VDD は High のままである必要があります。
H. 過電流を防ぐため、供給電圧差 |VDDI – VDD| は、セクション 5.4 に規定された限界未満である必要があります。