JAJSID0G december   2019  – july 2023 DP83826E , DP83826I

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 Revision History
  6. 5 Mode Comparison Tables
  7. 6 Pin Configuration and Functions (ENHANCED Mode)
  8. 7 Pin Configuration and Functions (BASIC Mode)
  9. 8 Specifications
    1. 8.1 絶対最大定格
    2. 8.2 ESD 定格
    3. 8.3 推奨動作条件
    4. 8.4 熱に関する情報
    5. 8.5 電気的特性
    6. 8.6 タイミング要件
    7. 8.7 Timing Diagrams
    8. 8.8 Typical Characteristics
  10. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Feature Description
      1. 9.3.1  Auto-Negotiation (Speed/Duplex Selection)
      2. 9.3.2  Auto-MDIX Resolution
      3. 9.3.3  Energy Efficient Ethernet
        1. 9.3.3.1 EEE Overview
        2. 9.3.3.2 EEE Negotiation
      4. 9.3.4  EEE for Legacy MACs Not Supporting 802.3az
      5. 9.3.5  Wake-on-LAN Packet Detection
        1. 9.3.5.1 Magic Packet Structure
        2. 9.3.5.2 Magic Packet Example
        3. 9.3.5.3 Wake-on-LAN Configuration and Status
      6. 9.3.6  Low Power Modes
        1. 9.3.6.1 Active Sleep
        2. 9.3.6.2 IEEE Power-Down
        3. 9.3.6.3 Deep Power Down State
      7. 9.3.7  RMII Repeater Mode
      8. 9.3.8  Clock Output
      9. 9.3.9  Media Independent Interface (MII)
      10. 9.3.10 Reduced Media Independent Interface (RMII)
      11. 9.3.11 Serial Management Interface
        1. 9.3.11.1 Extended Register Space Access
        2. 9.3.11.2 Write Address Operation
        3. 9.3.11.3 Read Address Operation
        4. 9.3.11.4 Write (No Post Increment) Operation
        5. 9.3.11.5 Read (No Post Increment) Operation
        6. 9.3.11.6 Example Write Operation (No Post Increment)
      12. 9.3.12 100BASE-TX
        1. 9.3.12.1 100BASE-TX Transmitter
          1. 9.3.12.1.1 Code-Group Encoding and Injection
          2. 9.3.12.1.2 Scrambler
          3. 9.3.12.1.3 NRZ to NRZI Encoder
          4. 9.3.12.1.4 Binary to MLT-3 Converter
        2. 9.3.12.2 100BASE-TX Receiver
      13. 9.3.13 10BASE-Te
        1. 9.3.13.1 Squelch
        2. 9.3.13.2 Normal Link Pulse Detection and Generation
        3. 9.3.13.3 Jabber
        4. 9.3.13.4 Active Link Polarity Detection and Correction
      14. 9.3.14 Loopback Modes
        1. 9.3.14.1 Near-end Loopback
        2. 9.3.14.2 MII Loopback
        3. 9.3.14.3 PCS Loopback
        4. 9.3.14.4 Digital Loopback
        5. 9.3.14.5 Analog Loopback
        6. 9.3.14.6 Far-End (Reverse) Loopback
      15. 9.3.15 BIST Configurations
      16. 9.3.16 Cable Diagnostics
        1. 9.3.16.1 Time Domain Reflectometry (TDR)
        2. 9.3.16.2 Fast Link-Drop Functionality
      17. 9.3.17 LED and GPIO Configuration
    4. 9.4 Programming
      1. 9.4.1 Hardware Bootstraps Configuration
        1. 9.4.1.1 DP83826 Bootstrap Configurations (ENHANCED Mode)
          1. 9.4.1.1.1 Bootstraps for PHY Address
        2. 9.4.1.2 DP83826 Strap Configuration (BASIC Mode)
          1. 9.4.1.2.1 Bootstraps for PHY Address
    5. 9.5 Register Maps
      1. 9.5.1 DP83826 Registers
  11. 10Application and Implementation
    1. 10.1 Application Information
    2. 10.2 Typical Applications
      1. 10.2.1 Twisted-Pair Interface (TPI) Network Circuit
      2. 10.2.2 Transformer Recommendations
      3. 10.2.3 Capacitive DC Blocking
      4. 10.2.4 Design Requirements
        1. 10.2.4.1 Clock Requirements
          1. 10.2.4.1.1 Oscillator
          2. 10.2.4.1.2 Crystal
      5. 10.2.5 Detailed Design Procedure
        1. 10.2.5.1 MII Layout Guidelines
        2. 10.2.5.2 RMII Layout Guidelines
        3. 10.2.5.3 MDI Layout Guidelines
      6. 10.2.6 Application Curves
  12. 11Power Supply Recommendations
  13. 12Layout
    1. 12.1 Layout Guidelines
      1. 12.1.1 Signal Traces
      2. 12.1.2 Return Path
      3. 12.1.3 Transformer Layout
      4. 12.1.4 Metal Pour
      5. 12.1.5 PCB Layer Stacking
        1. 12.1.5.1 Layout Example
  14. 13Device and Documentation Support
    1. 13.1 Related Documentation
    2. 13.2 Receiving Notification of Documentation Updates
    3. 13.3 Support Resources
    4. 13.4 Trademarks
    5. 13.5 静電気放電に関する注意事項
    6. 13.6 用語集
  15. 14Mechanical, Packaging, and Orderable Information

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.6 タイミング要件

(1)
パラメータ 最小値 公称値 最大値 単位
起動タイミング
T1 電圧ランプ期間 (VDDIO の 0%～100%) 0.5 50 ms
T2、(2) VDDA3V3 の後に VDDIO、または VDDIO の後に VDDA3V3 の順に供給 (5) 0 200 ms
T3 電圧ランプ期間 (VDDA3V3 の 0%～100%) 0.5 50 ms
T4 POR リリース時間 / 電源投入から SMI レディまで：レジスタ・アクセスの MDC プリアンブルまでの、電源投入後安定化時間 50 ms
T5 電源投入から FLP まで 1500 ms
電源立ち上げの前の VDDA3V3、VDDIO のペデスタル電圧 0.3 V
リセット・タイミング
T1 リセット・パルス幅：リセット可能な最小リセット・パルス幅 (デバウンシング・コンデンサなし) 25 μs
T2 リセットから SMI レディまで：レジスタ・アクセスの MDC プリアンブルまでの、リセット後安定化時間 2 ms
T3 リセットから FLP まで 1500 ms
リセットから 100M 信号まで (ストラップ・モード) 0.5 ms
リセットから RMII マスタ・クロックまで 0.2 ms
高速リンク・パルス・タイミング
T1 クロック・パルスからクロック・パルスまでの期間 111 125 139 μs
T2 クロック・パルスからデータ・パルスまでの期間 55.5 62.5 69.5 μs
T3 クロック / データのパルス幅 104 ns
T4 FLP バーストから FLP バーストまでの期間 8 16 24 ms
T5 FLP バースト幅 2 ms
バースト内のパルス幅 17 33
リンク・アップ・タイミング
ストラップを使って有効化された高速リンク・ドロップ、150m ケーブル 10 μs
モード 1 (信号 / エネルギー喪失表示) を使用した高速リンク・ドロップ時間 10 μs
モード 2 (低 SNR スレッショルド) を使用した高速リンク・ドロップ時間 10 μs
モード 3 (MLT3 エラー数) を使用した高速リンク・ドロップ時間 (4) 10 μs
モード 4 (RX エラー数) を使用した高速リンク・ドロップ時間 10 μs
モード 5 (デスクランブラ・リンク・ドロップ) を使用した高速リンク・ドロップ時間 (4) 11 μs
100M EEE のタイミング
スリープ時間 210 μs
静穏時間 20 ms
ウェーク時間 (Tw_sys_tx)  36 μs
リフレッシュ時間 200 μs
100M MII 受信タイミング
T1  RX_CLK High / Low 時間 16 20 24 ns
T2 RX_CLK 立ち上がりからの RX_D[3:0]、RX_ER、RX_DV の遅延 10 30 ns
100m MII 送信タイミング
T1 TX_CLK High / Low 時間 16 20 24 ns
T2 TX_CLK までの TX_D[3:0]、TX_ER、TX_EN のセットアップ 10 ns
T3 TX_CLK からの TX_D[3:0]、TX_ER、TX_EN のホールド 0 ns
10m MII 受信タイミング
T1 RX_CLK High / Low 時間 (3) 160 200 240 ns
T2 RX_CLK 立ち上がりからの RX_D[3:0]、RX_ER、RX_DV の遅延 (3) 100 300 ns
10M MII 送信タイミング
T1 TX_CLK High / Low 時間 190 200 210 ns
T2 TX_CLK までの TX_D[3:0]、TX_ER、TX_EN のセットアップ 25 ns
T3 TX_CLK からの TX_D[3:0]、TX_ER、TX_EN のホールド 0 ns
100M RMII マスタ・タイミング 
RMII マスタ・クロック周期 20 ns
RMII マスタ・クロック・デューティ・サイクル 35 65 %
100M RMII ・タイミング
T2 基準クロックの立ち上がりまでの TX_D[1:0]、TX_ER、TX_EN のセットアップ 4 ns
T3 基準クロックの立ち上がりからの TX_D[1:0]、TX_ER、TX_EN のホールド 2 ns
T4 基準クロックの立ち上がりからの RX_D[1:0]、RX_ER、CRS_DV の遅延 4 14 ns
SMI タイミング
T1 MDC から MDIO (出力) までの遅延時間 0 13 ns
T2 MDC に対する MDIO (入力) のセットアップ時間 10 ns
T3 MDC に対する MDIO (入力) のホールド時間 10 ns
T4 MDC 周波数 2.5 24 MHz
出力クロック・タイミング (50M RMII マスタ・クロック)
周波数 (PPM) 50 ppm
ジッター (長期 500 サイクル) 450 ps
立ち上がり / 立ち下がり時間 5 ns
デューティ・サイクル 40 60 %
出力クロック・タイミング (25M クロック出力)
周波数 (PPM) 50 ppm
デューティ・サイクル 35 65 %
立ち上がり時間 4000 ps
立ち下がり時間 5000 ps
ジッター (長期：500 サイクル)  300 ps
ジッター (短期) 250 ps
周波数 25 MHz
25MHz 入力クロック許容誤差
周波数許容誤差 -100 100 ppm
立ち上がり / 立ち下がり時間 5 ns
ジッター耐性 (RMS) 50 ps
1kHz での入力位相ノイズ -98 dBc/Hz
10kHz での入力位相ノイズ -113 dBc/Hz
100kHz での入力位相ノイズ -113 dBc/Hz
1MHz での入力位相ノイズ -113 dBc/Hz
10MHz での入力位相ノイズ -113 dBc/Hz
デューティ・サイクル 40 60 %
50MHz 入力クロック許容誤差
周波数許容誤差 -100 100 ppm
立ち上がり / 立ち下がり時間 5 ns
ジッター耐性 (RMS) 50 ps
ジッター耐性：位相ノイズから算出された長期ジッタ (100,000 サイクル) ps
1kHz での入力位相ノイズ -87 dBc/Hz
10kHz での入力位相ノイズ -107 dBc/Hz
100kHz での入力位相ノイズ -107 dBc/Hz
1MHz での入力位相ノイズ -107 dBc/Hz
10MHz での入力位相ノイズ -107 dBc/Hz
デューティ・サイクル 40 60 %
レイテンシ・タイミング
MII 100M Tx (MII から MDI まで)：TX_CLK の立ち上がりエッジ (TX_EN アサート時) から MDI の SSD シンボルまで、高速 RX_DV 有効、100m ケーブル 38 40 ns
MII 100 Rx (MDI から MII まで)：MDI の SSD シンボルから RX_CLK の立ち上がりエッジ (RX_DV アサート時) まで、高速 RX_DV 有効、100m ケーブル 166 170 ns
MII 10M Tx (MII から MDI まで)：TX_CLK の立ち上がりエッジ (TX_EN アサート時) から MDI の SSD シンボルまで 540 ns
RMII スレーブ 100M Tx (RMII から MDI まで)：RMII スレーブの XI クロックの立ち上がりエッジ (TX_EN アサート時) から MDI の SSD シンボルまで、高速 RX_DV 有効、100m ケーブル 88 96 ns
RMII マスタ 100M Tx (RMII から MDI まで)：RMII マスタのクロックの立ち上がりエッジ (TX_EN アサート時) から MDI の SSD シンボルまで、高速 RX_DV 有効、100m ケーブル 88 96 ns
RMII スレーブ 10M Tx (RMII から MDI まで)：RMII スレーブの XI クロックの立ち上がりエッジ (TX_EN アサート時) から MDI の SSD シンボルまで 1360 ns
RMII マスタ 10M Tx (RMII から MDI まで)：RMII マスタのクロックの立ち上がりエッジ (TX_EN アサート時) から MDI の SSD シンボルまで  1360 ns
MII 10M Rx (MDI から MII まで)：MDI の SSD シンボルから RX_CLK の立ち上がりエッジ (RX_DV アサート時) まで、高速 RX_DV 有効、100m ケーブル 1640 ns
RMII スレーブ 100M Rx (MDI から RMII まで)：MDI の SSD シンボルから RMII スレーブの XI クロックの立ち上がりエッジ (CRS_DV アサート時) まで、高速 RX_DV 有効、100m ケーブル 268 288 ns
RMII マスタ 100M Rx (MDI から RMII まで)：MDI の SSD シンボルから RMII マスタのマスタ・クロックの立ち上がりエッジ (CRS_DV アサート時) まで 252 270 ns
RMII スレーブ 10M (MDI から RMII まで)：MDI の SSD シンボルから RMII スレーブの XI クロックの立ち上がりエッジ (CRS_DV アサート時) まで (10M) 2110
2152 ns
RMII マスタ 10M (MDI から RMII まで)：MDI の SSD シンボルから RMII マスタのマスタ・クロックの立ち上がりエッジ (CRS_DV アサート時) まで (10M) 2110 2152 ns
MII：XI と TXCLK の間の位相差 (複数回のリセット、パワー・サイクルを挟んで) 0 2 4 ns
(1) 製造試験、特性評価、設計によって保証されています。
(2) 電源の立ち上げ開始時にクロックが利用可能である必要があります。クロックが遅れた場合、POR 完了後に追加の RESET_N が必要です。リセットは、クロック安定化および POR 完了の 100μs 以降に開始できます。
(3) データの先頭ニブルを受信している間に、PHY はローカル・クロックから再生クロックにソースを切り替えます。それは、RX_CLK のストレッチングと、RX_CLK から RX_DV までの遅延とを引き起こします。
(4) MLT3 とデスクランブラの高速リンク・ドロップには、追加の設定が必要です。「特長」のセクションを参照してください。
(5) VDDIO 電源と AVDD 電源は、同時に立ち上げることも、どちらかの立ち上げを (遅延の最大値まで) 遅らせることもできます。