JAJSPH9A January   2023  – March 2024 DRV8144-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
    1. 5.1 HW バリアント
      1. 5.1.1 VQFN-HR (16) パッケージ
    2. 5.2 SPI バリアント
      1. 5.2.1 VQFN-HR (16) パッケージ
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
      1. 6.5.1  電源 & 初期化
      2. 6.5.2  ロジック I/O
      3. 6.5.3  SPI I/O
      4. 6.5.4  構成ピン - HW バリアントのみ
      5. 6.5.5  パワー FET パラメータ
      6. 6.5.6  ハイサイド還流のスイッチング・パラメータ
      7. 6.5.7  ローサイド還流のスイッチング・パラメータ
      8. 6.5.8  IPROPI および ITRIP レギュレーション
      9. 6.5.9  過電流保護 (OCP)
      10. 6.5.10 過熱保護 (TSD)
      11. 6.5.11 電圧監視
      12. 6.5.12 負荷監視
      13. 6.5.13 フォルトの再試行設定
      14. 6.5.14 過渡熱インピーダンスと電流能力
    6. 6.6 SPI のタイミング要件
    7. 6.7 スイッチング波形
      1. 6.7.1 出力スイッチング遷移
        1. 6.7.1.1 ハイサイド還流
        2. 6.7.1.2 ローサイド還流
      2. 6.7.2 ウェークアップ遷移
        1. 6.7.2.1 HW バリアント
        2. 6.7.2.2 SPI バリアント
      3. 6.7.3 フォルト応答の遷移
        1. 6.7.3.1 再試行設定
        2. 6.7.3.2 ラッチ設定
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
      1. 7.2.1 HW バリアント
      2. 7.2.2 SPI バリアント
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
        1. 7.3.1.1 HW バリアント
        2. 7.3.1.2 SPI バリアント
      2. 7.3.2 ブリッジ制御
        1. 7.3.2.1 レジスタ - ピン制御 - SPI バリアントのみ
      3. 7.3.3 デバイス構成
        1. 7.3.3.1 スルーレート (SR)
        2. 7.3.3.2 IPROPI
        3. 7.3.3.3 ITRIP レギュレーション
        4. 7.3.3.4 DIAG
          1. 7.3.3.4.1 HW バリアント
          2. 7.3.3.4.2 SPI バリアント
      4. 7.3.4 保護および診断機能
        1. 7.3.4.1 過電流保護 (OCP)
        2. 7.3.4.2 過熱保護 (TSD)
        3. 7.3.4.3 オフ状態診断 (OLP)
        4. 7.3.4.4 オン状態診断 (OLA) - SPI バリアントのみ
        5. 7.3.4.5 VM 過電圧監視
        6. 7.3.4.6 VM 低電圧監視
        7. 7.3.4.7 チャージ・ポンプ低電圧モニタ
        8. 7.3.4.8 パワー・オン・リセット (POR)
        9. 7.3.4.9 イベントの優先順位
    4. 7.4 プログラミング - SPI バリアントのみ
      1. 7.4.1 SPI インターフェイス
      2. 7.4.2 標準フレーム
      3. 7.4.3 複数ペリフェラルに対するSPI インターフェイス
        1. 7.4.3.1 複数のペリフェラルに対するデイジー・チェーン・フレーム
  9. 8 レジスタ・マップ - SPI バリアントのみ
    1. 8.1 ユーザー レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 負荷の概要
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 HW バリアント
      2. 9.2.2 SPI バリアント
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 バルク容量の決定
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 コミュニティ・リソース
    4. 10.4 商標
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5.1.1 VQFN-HR (16) パッケージ

GUID-20200902-CA0I-MWS7-DFHG-NZ8BRKDSKZNM-low.gif図 5-1 DRV8144H-Q1 HW バリアント、VQFN-HR (16) パッケージ
表 5-1 端子機能
ピン タイプ (1) 説明
番号 名称
1 nFAULT OD コントローラへのフォルト通知。詳細については、「デバイス構成」セクションの nFAULT を参照してください。
2 IPROPI I/O ドライバ負荷電流アナログ・フィードバック。詳細については、「デバイス構成」セクションの IPROPI を参照してください。
3 nSLEEP I スリープ用コントローラ入力ピン。詳細については、「ブリッジ制御」セクションを参照してください。
4 VM P 電源。このピンはモーターの電源です。このピンは、0.1µF のセラミック・コンデンサとバルク・コンデンサを使用して GND にバイパスします。
5, 6, 8, 9 OUT P ハーフブリッジ出力。このピンは、モーターまたは負荷に接続します。デバイスの電流能力に対応するため、他の OUT ピン (合計 4 本) と組み合わせる必要があります。
7 GND G グランド・ピン
10 VCP P 蓄電コンデンサ用チャージポンプ・ピン。6.3V、1µF のコンデンサを VM 電源に接続します。
11 DRVOFF I ブリッジを Hi-Z にするためのコントローラ入力ピン。詳細については、「ブリッジ制御」セクションを参照してください。
12 IN I ブリッジ動作用のコントローラ入力ピン。詳細については、「ブリッジ制御」セクションを参照してください。
13 DIAG I 負荷タイプ通知用のデバイス構成ピン。詳細については、「デバイス構成」セクションの DIAG を参照してください。
14 SR I スルーレート制御用のデバイス構成ピン。詳細については、「デバイス構成」セクションのスルーレートを参照してください。
15 ITRIP I ハイサイド電流制限の ITRIP レベル用のデバイス構成ピン。詳細については、「デバイス構成」セクションの ITRIP を参照してください。
16 NC I 内部接続なし
(1) I = 入力、O = 出力、I/O = 入力 / 出力、G = グランド、P = 電源、OD = オープン・ドレイン出力、PP = プッシュプル出力