JAJSHK1B August   2019  – January 2021 DRV8876-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 ピン構成と機能
    1.     ピン機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
      2. 7.3.2 制御モード
        1. 7.3.2.1 PH/EN 制御モード (PMODE = 論理 Low)
        2. 7.3.2.2 PWM 制御モード (PMODE = 論理 High)
        3. 7.3.2.3 独立ハーフブリッジ制御モード (PMODE = Hi-Z)
      3. 7.3.3 電流検出およびレギュレーション
        1. 7.3.3.1 電流検出
        2. 7.3.3.2 電流レギュレーション
          1. 7.3.3.2.1 固定オフ時間電流チョッピング
          2. 7.3.3.2.2 サイクル単位電流チョッピング
      4. 7.3.4 保護回路
        1. 7.3.4.1 VM 電源低電圧誤動作防止 (UVLO)
        2. 7.3.4.2 VCP チャージ・ポンプ低電圧誤動作防止 (CPUV)
        3. 7.3.4.3 OUTx の過電流保護 (OCP)
        4. 7.3.4.4 サーマル・シャットダウン (TSD)
        5. 7.3.4.5 フォルト条件のまとめ
      5. 7.3.5 ピン構造図
        1. 7.3.5.1 論理レベル入力
        2. 7.3.5.2 トライレベル入力
        3. 7.3.5.3 クワッドレベル入力
    4. 7.4 デバイスの機能モード
      1. 7.4.1 アクティブ・モード
      2. 7.4.2 低消費電力スリープ・モード
      3. 7.4.3 フォルト・モード
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 主要アプリケーション
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
          1. 8.2.1.2.1 電流検出およびレギュレーション
          2. 8.2.1.2.2 消費電力および出力電流特性
          3. 8.2.1.2.3 熱性能
            1. 8.2.1.2.3.1 定常状態熱性能
            2. 8.2.1.2.3.2 過渡熱性能
        3. 8.2.1.3 アプリケーション曲線
      2. 8.2.2 代替アプリケーション
        1. 8.2.2.1 設計要件
        2. 8.2.2.2 詳細な設計手順
          1. 8.2.2.2.1 電流検出およびレギュレーション
        3. 8.2.2.3 アプリケーション曲線
  9. 9 電源に関する推奨事項
    1. 9.1 バルク容量
  10. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
      1. 10.2.1 HTSSOP のレイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 ドキュメントの更新通知を受け取る方法
    3. 11.3 コミュニティ・リソース
    4. 11.4 商標
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PWP|16
サーマルパッド・メカニカル・データ
発注情報
8.2.1.2.3 熱性能

データシートに規定する接合部から周囲への熱抵抗 RθJA は、おもに各種ドライバの比較または熱性能の概算に役立ちます。しかし、実際のシステム性能は、PCB 層形成 (スタックアップ)、配線、ビア数、サーマル・パッド周りの銅面積に応じて、この値よりも良くなったり、悪くなったりします。ドライバが特定の電流を駆動する時間の長さもまた、消費電力や熱性能に影響を与えます。ここでは、定常および過渡熱条件での設計方法について考察します。

このセクションのデータは、次の基準を使用してシミュレーションしたものです。

  • 2 層 PCB、標準 FR4、1oz (35µm 銅箔厚) または 2oz 銅箔厚。

  • 上層：DRV887x-Q1 HTSSOP パッケージ・フットプリントと銅プレーン・ヒートシンク。シミュレーションでは、上層の銅箔面積を変化させています。
  • 下層：DRV887x-Q1 のサーマル・パッド下のビアで熱的に接続されたグランド・プレーン。下層の銅箔面積は上層の銅箔面積によって変化します。サーマル・ビアはサーマル・パッドの下にのみ配置 (1.2mm 間隔のグリッド・パターン)。

  • 4 層 PCB、標準 FR4。外側のプレーンは 1oz (35µm 銅箔厚) または 2oz 銅箔厚。

  • 上層：DRV887x-Q1 HTSSOP パッケージ・フットプリントと銅プレーン・ヒートシンク。シミュレーションでは、上層の銅箔面積を変化させています。内側のプレーンは 1oz で一定。
  • 中間層 1：DRV887x-Q1 のサーマル・パッドとビアで熱的に接続された GND プレーン。グランド・プレーンの領域は 74.2mm x 74.2mm です。
  • 中間層 2：電源プレーン、熱的接続なし。
  • 下層：DRV887x-Q1 の下に小さな銅パッドを設け、上層および内部 GND プレーンから打ったビアで熱的に接続した信号層。下層のサーマル・パッドはパッケージと同じサイズ (5mm x 4.4mm)。上層の銅プレーンが変化しても、下層のパッドのサイズは一定。サーマル・ビアはサーマル・パッドの下にのみ配置 (1.2mm 間隔のグリッド・パターン)。

図 8-2 に、HTSSOP パッケージ用基板のシミュレーション例を示します。表 8-2 に、各シミュレーションで変化させた基板の寸法を示します。

GUID-A12347C5-5CB4-424D-9A75-AAE1C219CA93-low.gif図 8-2 HTSSOP の PCB モデルの上層
表 8-2 16 ピン PWP パッケージの寸法 A
銅 (Cu) 面積 (mm2)寸法 A (mm)
217.0
422.8
831.0
1642.8