JAJSMZ1C September   2021  – February 2026 LMK1D2102 , LMK1D2104

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 熱に関する情報
    6. 6.6 電気的特性
    7. 6.7 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 フェイルセーフ入力
    4. 8.4 デバイスの機能モード
      1. 8.4.1 LVDS 出力の終端
      2. 8.4.2 入力の終端
  10. 9 アプリケーションと実装
    1. 9.1 使用上の注意
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

9.2.2 詳細な設計手順

シングルエンドまたは差動入力における適切な入力終端については、「セクション 8.4.2」を参照してください。

レシーバ アプリケーションにおける出力終端方式については、「セクション 8.4.1」を参照してください。

最適な性能を得るため、TI では未使用の出力も 100Ω の抵抗で差動終端することを推奨しています。未終端の出力でも問題ありませんが、使用する出力で性能がわずかに低下します (出力 AC 同相モード VOS)。

前のセクション「図 9-1」で説明したアプリケーション例では、ADC クロックと SYSREF クロックに異なる出力インターフェイス方式が必要です。低ノイズ アプリケーションでは、電源のフィルタリングとバイパスが重要です。

LMK1D210x の出力電圧とレシーバ間に同相不整合がある場合、AC 結合を使用して不整合を回避できます。ただし、特定のアプリケーションでは、この AC 結合ネットワーク (ハイパス フィルタ) に関連するセトリング時間のため、LMK1D210x 出力をレシーバに AC 結合することができません。そのため、初期過渡時に不確定な動作が発生する可能性があります。このようなアプリケーションでは、出力に DC 結合が必要であり、ドライバとレシーバの同相間の本質的な不整合を克服可能な手法が必要になります。

アプリケーション ノート『サブ LVDS レシーバを使用した LVDS ドライバのインターフェイス』では、LVDS ドライバとサブ LVDS レシーバ間のインターフェイス方法について説明しています。 LMK1D210x 出力を低同相モードのレシーバと接続する際に同じ概念を適用できます。

LMK1D2102 LMK1D2104 低同相レシーバを使用した DC 結合 LMK1D210x の回路図図 9-2 低同相レシーバを使用した DC 結合 LMK1D210x の回路図

図 9-2 は、言及済みのアプリケーション ノートで説明されているように、同相モードを降圧するための抵抗デバイダ回路を示しています。抵抗 R1、R2、R3 はレシーバの入力同相モード要件に応じて選択します。すでに強調したように、低減されたスイングがレシーバの要件を満たせることを確認する必要があります。