LMK1D2102
- 高性能 LVDS クロック バッファ ファミリ：最大 2GHz
- デュアル 1：2 差動バッファ
- デュアル 1：4 差動バッファ
- 電源電圧：1.71V ～ 3.465V
- フェイルセーフ入力動作
- 小さい付加ジッタ：156.25MHz 時、12kHz ～ 20MHz の範囲で 60fs RMS 未満 (最大値)
- 非常に小さい位相ノイズ フロア：-164dBc/Hz (標準値)
- 非常に小さい伝播遅延：575ps 未満 (最大値)
- 出力スキュー：20ps (最大値)
- ユニバーサル入力は LVDS、LVPECL、LVCMOS、HCSL、CML の信号レベルを受け入れ可能
- LVDS リファレンス電圧 VAC_REF を容量性結合入力に使用可能
- 産業用温度範囲：-40℃ ～ 105℃
- 以下に示すパッケージで供給
- LMK1D2102：3mm × 3mm、16 ピン VQFN
- LMK1D2104：5mm × 5mm、28 ピン VQFN
LMK1D210x クロック バッファは、2 つのクロック入力 (IN0 および IN1) を、合計で最大 8 ペアの差動 LVDS クロック出力 (OUT0、OUT7) に分配します。このとき、クロック分配のスキューを最小限に抑えます。各バッファ ブロックは 1 つの入力と最大 4 つの LVDS 出力で構成されています。入力は LVDS、LVPECL、HCSL、CML、LVCMOS のいずれかに対応可能です。
LMK1D210x は、50Ω の伝送経路の駆動に特化して設計されています。シングルエンド モードで入力を駆動する場合には、「LMK1D210x 入力に接続した 1.8V、2.5V、3.3V LVCMOS クロック ドライバ」に示す適切なバイアス電圧を未使用の負入力ピンに印加する必要があります。
制御ピン (EN) を使用して、出力バンクをイネーブルまたはディセーブルできます。このピンが未接続の場合、すべての出力に対する 2 つのバッファがイネーブルになり、ロジック「0」に切り替える場合は、すべての出力に対する両方のバンクがディセーブル (静的ロジック「0」) になります。ロジック「1」に切り替える場合は、一方のバンクとその出力がディセーブルになりますが、他のバンクとその出力はイネーブルになります。このデバイスは、フェイルセーフ機能をサポートしています。さらに、このデバイスは入力ヒステリシスを備えており、入力信号が存在しないときに出力がランダムに発振することを防止します。
このデバイスは、1.8V、2.5V、または 3.3V 電源の環境で動作し、-40℃ ～ 105℃ (周囲温度) で仕様が規定されています。LMK1D210x のパッケージ バリアントを以下の表に示します：
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | LMK1D210x 低付加ジッタ LVDS バッファ データシート (Rev. C 翻訳版) | PDF | HTML | 最新英語版 (Rev.B) | PDF | HTML | 2026/03/10 |
設計と開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
LMK1D1208EVM — LMK1D1208 低ジッタ、2:8、LVDS ファンアウト バッファの評価基板
PLLATINUMSIM-SW — PLL ループ フィルタ、位相ノイズ、ロック時間、スプア シミュレーション ツール
PLLATINUMSIM-SW は、開発ユーザーが TI の各種 PLLatinum™ IC の詳細な設計とシミュレーションを行うためのシミュレーション ツールです。これらの IC は LMX シリーズのフェーズ ロック ループ (PLL) とシンセサイザを搭載しています。
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| VQFN (RGT) | 16 | Ultra Librarian |
購入と品質
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。