JAJSQS2A July   2023  – January 2024 SN74AHCT1G00-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7. 5.7 標準的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡な CMOS プッシュプル出力
      2. 7.3.2 TTL 互換 CMOS 入力
      3. 7.3.3 クランプ・ダイオード構造
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する検討事項
        2. 8.2.1.2 入力に関する検討事項
        3. 8.2.1.3 出力に関する検討事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.2.2 詳細な設計手順

  1. VCC から GND の間にデカップリング・コンデンサを追加します。このコンデンサは、物理的にデバイスの近く、かつ VCC ピンと GND ピンの両方に電気的に近づけて配置する必要があります。レイアウト例を「レイアウト」セクションに示します。
  2. 出力の容量性負荷が 50pF 以下であることを確認します。これは厳密な制限ではありませんが、最適なパフォーマンスが得られます。これを実現するには、SN74AHCT1G00-Q1 から 1 つ以上の受信デバイスまでのトレースを短く、適切なサイズにします。
  3. 「絶対最大定格」の最大出力電流に違反しないように、出力の抵抗性負荷が (VCC / IO(max))Ω より大きいことを確認してください。ほとんどの CMOS 入力には、MΩ で測定される抵抗性負荷があり、あらかじめ計算された最小値よりもかなり大きな値となります。
  4. 熱の問題がロジック・ゲートに影響を及ぼすことはほとんどありません。ただし、消費電力と熱の増加量は、『CMOS の消費電力 CPD の計算』アプリケーション・ノートに記載された手順を使用して求めることができます。