JAJSR93D September   2023  – March 2024 SN74LV8T594-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 熱に関する情報
    4. 5.4 推奨動作条件
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7.     13
    8. 5.7 スイッチング特性
    9. 5.8 ノイズ特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 デバイスの機能モード
  9. 8 機能説明
    1. 8.1 平衡化された CMOS プッシュプル出力
    2. 8.2 既知のパワーアップ状態でのラッチ論理
    3. 8.3 LVxT 拡張入力電圧
    4. 8.4 クランプ ダイオード構造
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 電源に関する考慮事項
        2. 9.2.1.2 入力に関する考慮事項
        3. 9.2.1.3 出力に関する考慮事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PW|16
  • BQB|16
サーマルパッド・メカニカル・データ
発注情報

7.3 デバイスの機能モード

機能表に、SN74LV8T594-Q1 の機能モードを示します。

表 7-1 機能表
入力 (1) 機能
SER SRCLK SRCLR RCLK RCLR
X X X X L 出力レジスタはクリアされ、すべての値は Low 状態に設定されます。
X X L X X シフト レジスタはクリアされ、すべての値は Low 状態に設定されます。
L ↑ H X X 内部シフト レジスタの最初のビットが Low 状態に設定されます。
それ以降の各レジスタは、前のレジスタのデータを格納します。
H ↑ H X X 内部シフト レジスタの最初のビットが High 状態に設定されます。
それ以降の各レジスタは、前のレジスタのデータを格納します。
X L、H、↓ H ↑ X 内部シフト レジスタの値は、出力レジスタにロードされます。
内部シフト レジスタの値は変更されません。
L ↑(2) H ↑(2) H 内部シフト レジスタの値が出力レジスタにロードされ、内部シフト レジスタの最初のビットが Low 状態に設定されます。
それ以降の各シフト レジスタは、前のレジスタのデータを格納します。
H ↑(2) H ↑(2) H 内部シフト レジスタの値が出力レジスタにロードされ、内部シフト レジスタの最初のビットが High 状態に設定されます。
それ以降の各シフト レジスタは、前のレジスタのデータを格納します。
(1) H = High 電圧レベル、L = Low 電圧レベル、X = ドント ケア
(2) この動作モードでは、SRCLK と RCLK は直接接続されています。
表 7-2 ラッチ論理のパワーアップ状態
ラッチまたはレジスタ パワーアップ状態 (1)
内部シフト レジスタ (A～H) L
出力レジスタ (QA～QH) L
(1) 既知のパワーアップ状態を実現するための要件については、セクション 8.2 を参照してください