JAJSM72 データシート

JAJSM72C June 2021 – January 2026 TAS5828M

PRODUCTION DATA

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）

DAD|32
- MPDS503A

サーマルパッド・メカニカル・データ

DAD|32
- PPTD344A

発注情報

8.1 ポートコントロールレジスタ

表 8-1 に、制御ポートのメモリマップされたレジスタを示します。表 8-1 にリストされていないすべてのレジスタオフセットアドレスは予約領域と見なされ、レジスタの内容は変更しないでください。

表 8-1 ポートコントロールレジスタ

オフセット	略称	レジスタ名	セクション
1h	RESET_CTRL	レジスタ 1	表示
2h	DEVICE_CTRL1	レジスタ 2	表示
3h	DEVICE_CTRL2	レジスタ 3	表示
4h	PVDD_DROP_DETECTION_CTRL1	レジスタ 4	表示
5h	PVDD_DROP_DETECTION_CTRL2	レジスタ 5	表示
Fh	I2C_PAGE_AUTO_INC	レジスタ 15	表示
28h	SIG_CH_CTRL	レジスタ 40	表示
29h	CLOCK_DET_CTRL	レジスタ 41	表示
30h	SDOUT_SEL	レジスタ 48	表示
31h	I2S_CTRL	レジスタ 49	表示
33h	SAP_CTRL1	レジスタ 51	表示
34h	SAP_CTRL2	レジスタ 52	表示
35h	SAP_CTRL3	レジスタ 53	表示
37h	FS_MON	レジスタ 55	表示
38h	BCK (SCLK)_MON	レジスタ 56	表示
39h	CLKDET_STATUS	レジスタ 57	表示
40h	DSP_PGM_MODE	レジスタ 64	表示
46h	DSP_CTRL	レジスタ 70	表示
4Ch	DAC_GAIN	レジスタ 76	表示
4Eh	DIG_VOL_CTRL1	レジスタ 78	表示
4Fh	DIG_VOL_CTRL2	レジスタ 79	表示
50h	AUTO_MUTE_CTRL	レジスタ 80	表示
51h	AUTO_MUTE_TIME	レジスタ 81	表示
53h	ANA_CTRL	レジスタ 83	表示
54h	AGAIN	レジスタ 84	表示
5Eh	PVDD_ADC	レジスタ 94	表示
60h	GPIO_CTRL	レジスタ 96	表示
61h	GPIO1_SEL	レジスタ 97	表示
62h	GPIO2_SEL	レジスタ 98	表示
63h	GPIO0_SEL	レジスタ 99	表示
64h	GPIO_INPUT_SEL	レジスタ 100	表示
65h	GPIO_OUT	レジスタ 101	表示
66h	GPIO_OUT_INV	レジスタ 102	表示
67h	DIE_ID	レジスタ 103	表示
68h	POWER_STATE	レジスタ 104	表示
69h	AUTOMUTE_STATE	レジスタ 105	表示
6Ah	PHASE_CTRL	レジスタ 106	表示
6Bh	SS_CTRL0	レジスタ 107	表示
6Ch	SS_CTRL1	レジスタ 108	表示
6Dh	SS_CTRL2	レジスタ 109	表示
6Eh	SS_CTRL3	レジスタ 110	表示
6Fh	SS_CTRL4	レジスタ 111	表示
70h	CHAN_FAULT	レジスタ 112	表示
71h	GLOBAL_FAULT1	レジスタ 113	表示
72h	GLOBAL_FAULT2	レジスタ 114	表示
73h	WARNING	レジスタ 115	表示
74h	PIN_CONTROL1	レジスタ 116	表示
75h	PIN_CONTROL2	レジスタ 117	表示
76h	MISC_CONTROL	レジスタ 118	表示
77h	CBC_CONTROL	レジスタ 119	表示
78h	FAULT_CLEAR	レジスタ 120	表示

表の小さなセルに収まるように、複雑なビットアクセスタイプを記号で表記しています。表 8-2 このセクションでアクセスタイプに使用しているコードを示します。

表 8-2 制御ポートアクセスタイプコード

アクセスタイプ	コード	説明
読み取りタイプ
R	R	読み出し
書き込みタイプ
W	W	書き込み
リセットまたはデフォルト値
-n		リセット後の値またはデフォルト値

8.1.1 RESET_CTRL Register (オフセット = 1h) [リセット = 0x00]

図 8-1 に、RESET_CTRL を示し、表 8-3 に、その説明を示します。

概略表に戻ります。

図 8-1 RESET_CTRL レジスタ

7	6	5	4	3	2	1	0
予約済み			RST_MOD	予約済み			RST_REG
R/W			W	R			W

表 8-3 RESET_CTRL レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-5	予約済み	R/W	000	このビットは予約済みです
4	RST_DIG_CORE	W	0	書き込みクリアビット DIG_CORE をリセット書き込みクリアビットリセットフルデジタルコア。このビットは、完全なデジタル信号パス（DSP 係数 RAM および I2C 制御ポートレジスタを含む）をリセットします。DSP もリセットされるため、係数 RAM の内容も DSP によってクリアされます。 0：正常 1：フルデジタル信号パスのリセット
3-1	予約済み	R	000	このビットは予約済みです
0	RST_REG	W	0	書き込みクリアビットリセットレジスタこのビットは、モードレジスタを初期値にリセットします。制御ポートレジスタのみをリセットしても、RAM の内容はクリアされません。 0：正常 1：I²C コントローラポートをリセット

8.1.2 DEVICE_CTRL_1 レジスタ (オフセット = 2h) [リセット = 0x00]

図 8-2 に、DEVICE_CTRL_1 を示し、表 8-4 に、その説明を示します。

概略表に戻ります。

図 8-2 DEVICE_CTRL_1 レジスタ

7	6	5	4	3	2	1	0
予約済み	FSW_SEL			予約済み	DAMP_PBTL	DAMP_MOD
R/W	R/W			R/W	R/W	R/W

表 8-4 DEVICE_CTRL_1 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	予約済み	R/W	0	このビットは予約済みです
6-4	FSW_SEL	R/W	000	FSW を選択 000:384K 010:480K 011:576K 100:768K 001:予約済み 101:予約済み 110:予約済み 111:予約済み
3	予約済み	R/W	0	このビットは予約済みです
2	DAMP_PBTL	R/W	0	0：DAMP を BTL モードに設定 1：DAMP を PBTL モードに設定
1-0	DAMP_MOD	R/W	00	00:BD モード 01:1SPW モード 10：ハイブリッドモード

8.1.3 DEVICE_CTRL2 レジスタ (オフセット = 3h) [リセット = 0x10]

図 8-3 に、DEVICE_CTRL2 を示し、表 8-5 に、その説明を示します。

概略表に戻ります。

図 8-3 DEVICE_CTRL2 レジスタ

7	6	5	4	3	2	1	0
予約済み			DIS_DSP	MUTE_LEFT	予約済み	CTRL_STATE
R/W			R/W	R/W	R/W	R/W

表 8-5 DEVICE_CTRL2 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-5	予約済み	R/W	000	このビットは予約済みです
4	DIS_DSP	R/W	1	DSP リセットビットが 0 になると、DSP は電源投入を開始し、データを送信します。これは、すべての入力クロックがセトリングした後でのみ 0 にして、DMA チャネルが同期を終了しないようにする必要があります。 0：通常動作 1：DSP をリセットします
3	MUTE	R/W	0	左および右チャネルの両方をミュートこのビットは左および右チャネルのソフトミュート要求を発行します。ボリュームは、ポップ/クリックノイズを防ぐためにスムーズに下降/上向きになります。 0：通常のボリューム 1：ミュート
2	予約済み	R/W	0	このビットは予約済みです
1-0	CTRL_STATE	R/W	00	デバイス状態制御レジスタ 00：ディープスリープ 01：スリープ 10: Hiz, 11: 再生

8.1.4 PVDD_DROP_DETECTION_CTRL1 レジスタ (オフセット = 4h) [リセット = 0x00]

図 8-4 に、PVDD_DROP_DETECTION_CTRL1 を示し、表 8-6 に、その説明を示します。

概略表に戻ります。

図 8-4 PVDD_DROP_DETECTION_CTRL1 レジスタ

7	6	5	4	3	2	1	0
予約済み				PVDD_DROP_DET_SEQUENCE	PVDD_DROP_DET_AVE_SAMPLES		PVDD_DROP_DET_BYPASS
R/W				R/W	R/W		R/W

表 8-6 PVDD_DROP_DETECTION_CTRL1 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-4	予約済み	R/W	000	このビットは予約済みです
3	PVDD_DROP_DET_State_Control	R/W	0	このビットは、PVDD 降下検出が発生したときにデバイスが自動的に Hiz に設定されるのか、それともまだ再生されるのかを制御します。 0：デバイスは PVDD 降下によって設定されたスレッショルドも再生モードに維持します 1：PVDD が構成したスレッショルドを低下させると、デバイスは Hiz に移行します
2-1	PVDD_DROP_DET_AVE_SAMPLES	R/W	00	PVDD 検出の平均サンプルこのビットは、PVDD 電圧検出の平均サンプルを設定するために使用されます。 00：1 サンプル - サイクルごと、平均値なし 01：16 サンプル 10：32 サンプル 11：64 個のサンプル
0	PVDD_DROP_DET_Enable	R/W	0	PVDD 降下検出イネーブルこのビットは、PVDD 降下検出のイネーブルまたはバイパスを制御します。 0：PVDD 降下検出をバイパス 1：PVDD 降下検出は有効

8.1.5 PVDD_DROP_DETECTION_CTRL2 レジスタ (オフセット = 5h) [リセット = 0x44]

図 8-5 に、PVDD_DROP_DETECTION_CTRL2 を示し、表 8-7 に、その説明を示します。

概略表に戻ります。

図 8-5 PVDD_DROP_DETECTION_CTRL2 レジスタ

7	6	5	4	3	2	1	0
PVDD 降下検出電圧スレッショルド
R/W

表 8-7 PVDD_DROP_DETECTION_CTRL2 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-0	PVDD 降下検出電圧スレッショルド	R/W	00000000	このビットは、PVDD 降下検出スレッショルドを設定するために使用されます。0xFFh への無線はフルスケール電圧 30V に等しくなります。例：8V のスレッショルド：8V/30V = 0x44h/0xFFh.PVDD 降下スレッショルドの構成： 00：0 V 01：0.117V ... 44：8V ... FF: 30V

8.1.6 I2C_PAGE_AUTO_INC レジスタ (オフセット= Fh) [リセット= 0x00]

図 8-6 に、I2C_PAGE_AUTO_INC を示し、表 8-8 に、その説明を示します。

概略表に戻ります。

図 8-6 I2C_PAGE_AUTO_INC レジスタ

7	6	5	4	3	2	1	0
予約済み				PAGE_AUTOINC_REG	予約済み
R/W				R/W	R/W

表 8-8 I2C_PAGE_AUTO_INC レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-4	予約済み	R/W	0000	このビットは予約済みです
3	PAGE_AUTOINC_REG	R/W	0	ページ自動増分を無効にしますページ自動インクリメントモードを無効にします。このビットが 0 でページの終わりに達すると、I2C アドレスは次のページの 8 番目のアドレス位置に自動的にインクリメントされます。このビットが 1 でページの末尾に達すると、古い部分と同様に、I2C アドレスは現在のページの 0 番目の位置に戻ります。 0：ページ自動インクリメントを有効にします 1：ページ自動インクリメントを無効にします
2-0	予約済み	R/W	000	このビットは予約済みです

8.1.7 SIG_CH_CTRL レジスタ (オフセット = 28h) [リセット = 0x00]

図 8-7 に、SIG_CH_CTRL を示し、表 8-9 に、その説明を示します。

概略表に戻ります。

図 8-7 SIG_CH_CTRL レジスタ

7	6	5	4	3	2	1	0
SCLK_RATIO_CONFIGURE				FSMODE
R/W				R/W

表 8-9 SIG_CH_CTRL レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-4	SCLK_RATIO_CONFIGURE	R/W	0000	これらのビットは、構成された SCLK 比 (1 つのオーディオフレーム内の SCLK クロック数) を示します。デバイスはこの比率を自動的に設定します。 4'b0011:32FS 4'b0101:64FS 4'b0111:128FS 4'b1001:256FS 4'b1011:512FS
3-0	FSMODE	R/W	0	FS 速度モードこれらのビットは、FS 動作モードを選択します。このモードは、現在のオーディオサンプリングレートに応じて設定する必要があります。入力 FS が 44.1kHz/88.2kHz/176.4kHz の場合、このビットを手動で設定する必要があります。 4 'b0000 自動検出 4 'b0100 予約済み 4 'b0110 32KHz 4 'b1000 44.1KHz 4 'b1001 48KHz 4'b1010 88.2KHz 4 'b1011 96KHz 4 'b1100 176.4KHz 4 'b1101 192KHz その他予約済み

8.1.8 CLOCK_DET_CTRL レジスタ (オフセット = 29h) [リセット = 0x00]

図 8-8 に、CLOCK_DET_CTRL を示し、表 8-10 に、その説明を示します。

概略表に戻ります。

図 8-8 CLOCK_DET_CTRL レジスタ

7	6	5	4	3	2	1	0
予約済み	DIS_DET_PLL	DIS_DET_SCLK_RANGE	DIS_DET_FS	DIS_DET_SCLK	DIS_DET_MISS	予約済み	予約済み
R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W

表 8-10 CLOCK_DET_CTRL レジスタのフィールドの説明

ビット	フィールド	タイプ	説明
7	予約済み	R/W	このビットは予約済みです
6	DIS_DET_PLL	R/W	PLL オーバーレート検出を無視このビットは、PLL オーバーレート検出を無視するかどうかを制御します。PLL は 150MHz よりも低速にする必要があります。そうしないと、エラーが報告されます。無視すると、PLL オーバーレートエラーによってクロックエラーは発生しません。 0：PLL オーバーレート検出を考慮 1：PLL オーバーレート検出を無視します
5	DIS_DET_SCLK_RANGE	R/W	BCK 範囲検出を無視このビットは、SCLK 範囲検出を無視するかどうかを制御します。SCLKは 256KHz ～ 50MHz の範囲で安定している必要があります。安定していない場合、エラーが通知されます。無視されると、SCLK 範囲エラーによってクロックエラーは発生しません。 0：BCK 範囲検出を考慮 1：BCK 範囲検出を無視します
4	DIS_DET_FS	R/W	FS エラー検出を無視このビットは、FS エラー検出を無視するかどうかを制御します。無視されると、FS エラーによってクロックエラーは発生しません。しかし、CLKDET_STATUS は fs エラーを報告します。 0：FS 検出を考慮 1：FS 検出を無視します
3	DIS_DET_SCLK	R/W	SCLK 検出を無視このビットは、LRCK に対する SCLK 検出を無視するかどうかを制御します。SCLK は 32FS ～ 512FS の範囲で安定している必要があります。安定していない場合、エラーが報告されます。無視されると、SCLK エラーによってクロックエラーは発生しません。 0：SCLK 検出を考慮 1：SCLK 検出を無視します
2	DIS_DET_MISS	R/W	SCLK 欠損検出を無視このビットは、SCLK 欠損検出を無視するかどうかを制御します。無視されると、SCLK が欠けてもクロックエラーは発生しません。 0：SCLK 喪失検出を考慮します 1：SCLKmissing 検出を無視します
1	予約済み	R/W	このビットは予約済みです
0	予約済み	R/W	このビットは予約済みです

8.1.9 SDOUT_SEL レジスタ (オフセット = 30h) [リセット = 0x00]

図 8-10 に SDOUT_SEL を示し、表 8-11 でその説明を示します。

概略表に戻ります。

図 8-9 SDOUT_SEL レジスタ

7	6	5	4	3	2	1	0
予約済み					予約済み		SDOUT_SEL
R/W					R/W		R/W

表 8-11 SDOUT_SEL レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-1	予約済み	R/W	0000000	これらのビットは予約済みです
0	SDOUT_SEL	R/W	0	SDOUT 選択。選択このビットは、SDOUT ピンとして出力されるものを選択します。 0：SDOUT は DSP 出力 (後処理) です 1：SDOUT は DSP 入力 (前処理) です

ビット

フィールド

タイプ

リセット

説明

7-1

予約済み

R/W

0000000

これらのビットは予約済みです

SDOUT_SEL

R/W

SDOUT 選択。選択このビットは、SDOUT ピンとして出力されるものを選択します。

0：SDOUT は DSP 出力 (後処理) です

1：SDOUT は DSP 入力 (前処理) です

8.1.10 I2S_CTRL レジスタ (オフセット = 31h) [リセット = 0x00]

図 8-10 に、I2S_CTRL レジスタを示し、表 8-12 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-10 I2S_CTRL レジスタ

7	6	5	4	3	2	1	0
予約済み		SCLK_INV	予約済み	予約済み	予約済み		予約済み
R/W		R/W	R/W	R	R		R/W

表 8-12 I2S_CTRL レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-6	予約済み	R/W	00	このビットは予約済みです
5	SCLK_INV	R/W	0	SCLK 極性このビットは、反転 SCLK モードを設定します。反転 SCLK モードでは、DAC は LRCK と DIN のエッジが SCLK の立ち上がりエッジに整列していることを想定しています。通常、LRCK および DIN エッジは、SCLK の立ち下がりエッジに合わせて調整されているものと想定されています 0：通常 SCLK モード 1：反転 SCLK モード
4	予約済み	R/W	0	このビットは予約済みです
3	予約済み	R	0	このビットは予約済みです
2-1	予約済み	R	00	これらのビットは予約済みです
0	予約済み	R/W	0	このビットは予約済みです

8.1.11 SAP_CTRL1 レジスタ (オフセット = 33h) [リセット = 0x02]

図 8-11 に、SAP_CTRL1 を示し、表 8-13 に、その説明を示します。

概略表に戻ります。

図 8-11 SAP_CTRL1 レジスタ

7	6	5	4	3	2	1	0
I2S_SHIFT_MSB	予約済み	DATA_FORMAT		I2S_LRCLK_PULSE		WORD_LENGTH
R/W	R/W	R/W		R/W		R/W

表 8-13 SAP_CTRL1 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	I2S_SHIFT_MSB	R/W	0	I2S シフト MSB
6	予約済み	R/W	0	このビットは予約済みです
5-4	DATA_FORMAT	R/W	00	I2S データフォーマットこれらのビットは、DAC 動作の入力と出力両方のオーディオインターフェイスフォーマットを制御します。 00：I2S 01：TDM/DSP 10: RTJ 11：LTJ
3-2	I2S_LRCLK_PULSE	R/W	00	01：LRCLK パルス< 8 SCLK
1-0	WORD_LENGTH	R/W	10	I2S ワード長これらのビットは、DAC 動作の入力と出力両方のオーディオインターフェイスのサンプルワード長を制御します。 00：16 ビット 01: 20 ビット 10: 24 ビット 11: 32 ビット

8.1.12 SAP_CTRL2 レジスタ (オフセット = 34h) [リセット = 0x00]

図 8-12 に、SAP_CTRL2 レジスタを示し、表 8-14 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-12 SAP_CTRL2 レジスタ

7	6	5	4	3	2	1	0
I2S_SHIFT
R/W

表 8-14 SAP_CTRL2 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-0	I2S_SHIFT	R/W	00000000	I2S シフト LSB これらのビットは、入力と出力の両方のオーディオフレーム内のオーディオデータのオフセットを制御します。オフセットは、オーディオフレームの開始 (MSB) から目的のオーディオサンプルの開始までの SCLK 数として定義されます。MSB [8] はセクション 8.1.11 000000000: オフセット = 0 SCLK (オフセットなし) 000000001: オフセット = 1 SCLK 000000010: オフセット = 2 SCLK および 111111111: オフセット = 512 SCLK に配置

8.1.13 SAP_CTRL3 レジスタ (オフセット = 35h) [リセット = 0x11]

図 8-13 に、SAP_CTRL3 レジスタを示し、表 8-15 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-13 SAP_CTRL3 レジスタ

7	6	5	4	3	2	1	0
予約済み		LEFT_DAC_DPATH		予約済み		RIGHT_DAC_DPATH
R/W		R/W		R/W		R/W

表 8-15 SAP_CTRL3 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-6	予約済み	R/W	00	これらのビットは予約済みです
5-4	LEFT_DAC_DPATH	R/W	01	左 DAC データパス。これらのビットは、左チャネルのオーディオデータパス接続を制御します。 00：ゼロデータ (ミュート) 01：左チャネルデータ 10：右チャネルデータ 11：予約済み (設定しないでください)
3-2	予約済み	R/W	00	これらのビットは予約済みです
1-0	RIGHT_DAC_DPATH	R/W	01	右 DAC データパス。これらのビットは、右チャネルのオーディオデータパス接続を制御します。 00：ゼロデータ (ミュート) 01：右チャネルデータ 10：左チャネルデータ 11：予約済み (設定しないでください)

8.1.14 FS_MON レジスタ (オフセット = 37h) [リセット = 0x00]

図 8-14 に FS_MON を示し、表 8-16 でその説明を示します。

概略表に戻ります。

図 8-14 FS_MON レジスタ

7	6	5	4	3	2	1	0
予約済み		SCLK_RATIO_HIGH		FS
R/W		R		R

表 8-16 FS_MON レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-6	予約済み	R/W	00	このビットは予約済みです
5-4	SCLK_RATIO_HIGH	R	00	検出された SCLK 比の上位 2 ビット
3-0	FS	R	0000	これらのビットは、現在検出されているオーディオサンプリングレートを示します。 4 'b0000 FS エラー 4 'b0100 16KHz 4 'b0110 32KHz 4 'b1000 予約済み 4 'b1001 48KHz 4 'b1011 96KHz 4 'b1101 192KHz その他予約済み

8.1.15 BCK (SCLK)_MON レジスタ (オフセット = 38h) [リセット = 0x00]

図 8-15 に BCK_MON を示し、表 8-17 でその説明を示します。

概略表に戻ります。

図 8-15 BCK (SCLK)_MON レジスタ

7	6	5	4	3	2	1	0
BCLK (SCLK)_RATIO_LOW
R

表 8-17 BCK_MON レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-0	BCLK (SCLK)_RATIO_LOW	R	00000000	これらのビットは、現在検出されている BCK (SCLK) 比 (1 つのオーディオフレーム内の BCK (SCLK) クロック数) を示します。 BCK (SCLK) = 32 FS~512 FS

ビット

フィールド

タイプ

リセット

説明

7-0

BCLK (SCLK)_RATIO_LOW

00000000

これらのビットは、現在検出されている BCK (SCLK) 比 (1 つのオーディオフレーム内の BCK (SCLK) クロック数) を示します。

BCK (SCLK) = 32 FS~512 FS

8.1.16 CLKDET_STATUS レジスタ (オフセット = 39h) [リセット = 0x00]

図 8-16 に、CLKDET_STATUS を示し、表 8-18 に、その説明を示します。

概略表に戻ります。

図 8-16 CLKDET_STATUS レジスタ

7	6	5	4	3	2	1	0
予約済み		DET_STATUS
R/W		R

表 8-18 CLKDET_STATUS レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-6	予約済み	R/W	00	このビットは予約済みです
5-0	DET_STATUS	R	000000	bit0：自動検出モード (reg_fsmode = 0) では、このビットはオーディオサンプリングレートが有効かどうかを示します。非自動検出モード (reg_fsmode!=0) では、Fs エラーは、構成された fsが、検出された fs と異なることを示します。FS エラー検出無視がセットされていても、このフラグもアサートされます。 bit1: このビットは SCLK が有効かどうかを示します。SCLK 比は安定しており、32 ～ 512FS の範囲内で有効にする必要があります。 bit2：このビットは、SCLK が存在しないかどうかを示します。 bit3：このビットは、PLL がロックされているかどうかを示します。ビットがディセーブルになると、PLL はロック解除されて通知されます。 bits4：このビットは、PLL がオーバーレートであるかどうかを示します。 bits5：このビットは、SCLK がオーバーレートであるかアンダーレートであるかを示します

8.1.17 DSP_PGM_MODE レジスタ (オフセット = 40h) [リセット = 0x01]

図 8-17 に、DSP_PGM_MODE を示し、表 8-19 に、その説明を示します。

概略表に戻ります。

図 8-17 DSP_PGM_MODE レジスタ

7	6	5	4	3	2	1	0
予約済み				CH1_HIZ	CH2_HIZ	予約済み
				R/W	R/W

表 8-19 DSP_PGM_MODE レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-4	予約済み	R/W	0000	このビットは予約済みです
3	CH1_HIZ	R/W	0	Hi-Z モードチャネル 1 出力スイッチングを停止し、チャネル 1 を Hi-Z モードに設定します。 0：通常動作 1：Hi-Z 状態
2	CH2_HIZ	R/W	0	Hi-Z モードチャネル 2 出力スイッチングを停止し、チャネル 2 を Hi-Z モードに設定します。 0：通常動作 1：Hi-Z 状態
1-0	予約済み	R/W	01	このビットは予約済みです

8.1.18 DSP_CTRL レジスタ (オフセット = 46h) [リセット = 0x01]

図 8-18 に、DSP_CTRL を示し、表 8-20 に、その説明を示します。

概略表に戻ります。

図 8-18 DSP_CTRL レジスタ

7	6	5	4	3	2	1	0
予約済み			USER_DEFINED_PROCESSING_RATE		予約済み	BOOT_FROM_IRAM	USE_DEFAULT_COEFFS
R/W			R/W		R	R/W	R/W

表 8-20 DSP_CTRL レジスタフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-5	予約済み	R/W	000	このビットは予約済みです
4-3	USER_DEFINED_PROCESSING_RATE	R/W	00	00:入力 01:48k 10:96k 11:192k
2	予約済み	R	0	このビットは予約済みです
1	予約済み	R	0	このビットは予約済みです
0	予約済み	R/W	1	このビットは予約済みです

8.1.19 DAC_GAIN レジスタ (オフセット = 4Ch) [リセット = 30h]

図 8-19 に DAC_GAIN を示し、表 8-21 でその説明を示します。

概略表に戻ります。

図 8-19 DAC_GAIN レジスタ

7	6	5	4	3	2	1	0
DAC_GAIN
R/W

表 8-21 DAC_GAIN レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-0	DAC GAIN	R/W	00110000	DAC GAIN これらのビットは、左右両方のチャネルのデジタルボリュームを制御します。デジタルボリュームは、-0.5dB ステップで 24dB から -103dB です。 00000000：+24.0dB 00000001: +23.5dB ........ および 00101111: +0.5dB 00110000: 0.0dB 00110001: -0.5dB ....... 11111110：-103dB 11111111: ミュート

8.1.20 DIG_VOL_CTRL1 レジスタ (オフセット = 4Eh) [リセット = 0x33]

図 8-20 に、DIG_VOL_CTRL1 を示し、表 8-22 に、その説明を示します。

概略表に戻ります。

図 8-20 DIG_VOL_CTRL1 レジスタ

7	6	5	4	3	2	1	0
PGA_RAMP_DOWN_SPEED		PGA_RAMP_DOWN_STEP		PGA_RAMP_UP_SPEED		PGA_RAMP_UP_STEP
R/W		R/W		R/W		R/W

表 8-22 DIG_VOL_CTRL1 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-6	PGA_RAMP_DOWN_SPEED	R/W	00	デジタルボリューム通常ランプダウン周波数これらのビットは、ボリュームがランプダウンしているときのデジタルボリュームの更新周波数を制御します。 00：1 FS 期間ごとに更新 01：2 FS 期間ごとに更新 10：4 FS 期間ごとに更新 11：ボリュームを直接ゼロに設定します (インスタントミュート)
5-4	PGA_RAMP_DOWN_STEP	R/W	11	デジタルボリューム通常ランプダウンステップこれらのビットは、ボリュームのランプダウン時のデジタルボリュームの更新手順を制御します。 00：更新ごとに 4dB デクリメント 01：更新ごとに 2dB デクリメント 10：更新ごとに 1dB デクリメント 11：更新ごとに 0.5dB デクリメント
3-2	PGA_RAMP_UP_SPEED	R/W	00	デジタルボリューム通常ランプアップ周波数これらのビットは、ボリュームがランプアップしているときのデジタルボリュームの更新周波数を制御します。 00：1 FS 期間ごとに更新 01：2 FS 期間ごとに更新 10：4 FS 期間ごとに更新 11：ボリュームを直接復元する (即時ミュート解除)
1-0	PGA_RAMP_UP_STEP	R/W	11	デジタルボリューム通常ランプアップステップこれらのビットは、ボリュームのランプアップ時のデジタルボリュームの更新手順を制御します。 00：更新ごとに 4dB インクリメント e 01：更新ごとに 2dB インクリメント 10：更新ごとに 1dB インクリメント 11：更新ごとに 0.5dB インクリメント

8.1.21 DIG_VOL_CTRL2 レジスタ (オフセット = 4Fh) [リセット = 0x30]

図 8-21 に、DIG_VOL_CTRL2 レジスタを示し、表 8-23 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-21 DIG_VOL_CTRL2 レジスタ

7	6	5	4	3	2	1	0
FAST_RAMP_DOWN_SPEED		FAST_RAMP_DOWN_STEP		予約済み
R/W		R/W		R/W

表 8-23 DIG_VOL_CTRL2 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-6	FAST_RAMP_DOWN_SPEED	R/W	00	デジタルボリューム緊急ランプダウン周波数これらのビットは、クロックエラーまたは電源の停止によりボリュームがランプダウンしているときのデジタルボリュームの更新頻度を制御します。通常、通常のソフトミュートよりも高速なランプダウンが必要です。 00：1 FS 期間ごとに更新 01：2 FS 期間ごとに更新 10：4 FS 期間ごとに更新 11：ボリュームを直接ゼロに設定します (インスタントミュート)
5-4	FAST_RAMP_DOWN_STEP	R/W	11	デジタルボリューム緊急ランプダウンステップこれらのビットは、クロックエラーまたは電源の停止によりボリュームがランプダウンしているときのデジタルボリュームの更新ステップを制御します。一般的に、通常のソフトミュートよりも高速なランプダウンが必要です。 00：更新ごとに 4dB デクリメント 01：更新ごとに 2dB デクリメント 10：更新ごとに 1dB デクリメント 11：更新ごとに 0.5dB デクリメント
3-0	予約済み	R/W	0000	このビットは予約済みです

8.1.22 AUTO_MUTE_CTRL レジスタ (オフセット = 50h) [リセット = 0x00]

図 8-22 に AUTO_MUTE_CTRL を示し、表 8-24 でその説明を示します。

概略表に戻ります。

図 8-22 AUTO_MUTE_CTRL レジスタ

7	6	5	4	3	2	1	0
予約済み					REG_AUTO_MUTE_CTRL
R/W					R/W

表 8-24 AUTO_MUTE_CTRL レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-3	予約済み	R/W	00000	このビットは予約済みです
2-0	REG_AUTO_MUTE_CTRL	R/W	000	bit0： 0：左チャネルの自動ミュートをディセーブル 1：左チャネルの自動ミュートのイネーブル bit1： 0：右チャネルの自動ミュートをディセーブル 1：右チャネルの自動ミュートのイネーブル bit2： 0：左チャネルと右チャネルを個別に自動ミュートします。 1：両方のチャネルをミュートにしようとしている場合にのみ、左チャネルと右チャネルを自動的にミュートします。

8.1.23 AUTO_MUTE_TIME レジスタ (オフセット = 51h) [リセット = 0x00]

図 8-23 に AUTO_MUTE_TIME を示し、表 8-25 でその説明を示します。

概略表に戻ります。

図 8-23 AUTO_MUTE_TIME レジスタ

7	6	5	4	3	2	1	0
予約済み	AUTOMUTE_TIME_LEFT			予約済み	AUTOMUTE_TIME_RIGHT
R/W	R/W			R/W	R/W

表 8-25 AUTO_MUTE_TIME レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	予約済み	R/W	0	このビットは予約済みです
6-4	AUTOMUTE_TIME_LEFT	R/W	000	左チャネルの自動ミュート時間これらのビットは、チャネルを自動ミュートできるようにするために、左チャネルでの連続するゼロサンプルの長さを指定します。ここに示す時間は 96kHz のサンプリングレートに対するものであり、他のレートに合わせてスケーリングされます。 000：11.5ms 001：53ms 010：106.5ms 011：266.5ms 100：0.535 sec 101: 1.065 sec 110: 2.665 sec 111: 5.33 秒
3	予約済み	R/W	0	このビットは予約済みです
2-0	AUTOMUTE_TIME_RIGHT	R/W	000	右チャネルの自動ミュート時間これらのビットは、チャネルを自動ミュートできるようにするために、右チャネルでの連続するゼロサンプルの長さを指定します。ここに示す時間は 96kHz のサンプリングレートに対するものであり、他のレートに合わせてスケーリングされます。 000：11.5ms 001：53ms 010：106.5ms 011：266.5ms 100：0.535 sec 101: 1.065 sec 110: 2.665 sec 111: 5.33 秒

8.1.24 ANA_CTRL レジスタ (オフセット = 53h) [リセット = 0h]

図 8-24 に ANA_CTRL を示し、表 8-26 でその説明を示します

概略表に戻ります

図 8-24 ANA_CTRL レジスタ

7	6	5	4	3	2	1	0
AMUTE_DLY
R/W

表 8-26 ANA_CTRL レジスタフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	予約済み	R/W	0	このビットは予約済みです
6-5	Class-D 帯域幅制御	R/W	00	00：100kHz 01：80kHz 10：120kHz 11:175kHz Fsw = 384kHz の場合、高いオーディオ性能を得るには、100kHz の帯域幅を選択する必要があります。Fsw = 768kHz の場合、高いオーディオ性能を得るには、175kHz の帯域幅を選択する必要があります。
4-1	予約済み	R/W	0000	これらのビットは予約済みです
0	L および R PWM 出力位相制御	R/W	0	0：位相外 1：位相内

8.1.25 AGAIN レジスタ (オフセット = 54h) [リセット = 0x00]

図 8-25 に AGAIN を示し、表 8-27 でその説明を示します。

概略表に戻ります。

図 8-25 AGAIN レジスタ

7	6	5	4	3	2	1	0
予約済み			ANA_GAIN
R/W			R/W

表 8-27 AGAIN レジスタフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-5	予約済み	R/W	000	このビットは予約済みです
4-0	ANA_GAIN	R/W	00000	アナログゲイン制御このビットはアナログゲインを制御します。 00000：0dB（ピーク電圧 29.5V） 00001:-0.5db 11111: -15.5dB

8.1.26 PVDD_ADC レジスタ (オフセット = 5Eh) [リセット = 0h]

図 8-26 に PVDD_ADC を示し、表 8-28 でその説明を示します。

概略表に戻ります。

図 8-26 PVDD_ADC レジスタ

7	6	5	4	3	2	1	0
ADC_DATA_OUT
R

表 8-28 PVDD_ADC レジスタのフィールドの説明

ビット

フィールド

タイプ

リセット

説明

7-0

PVDD_ADC[7:0]

00000000

PVDD 電圧 = PVDD_ADC[7:0] / 8.428 (V)

223：26.45V

222：26.34V

221:26.22V

...

39：4.63V

38：4.51V

37：4.39V

8.1.27 GPIO_CTRL レジスタ (オフセット = 60h) [リセット = 0x00]

図 8-27 に GPIO_CTRL を示し、表 8-29 でその説明を示します。

概略表に戻ります。

図 8-27 GPIO_CTRL レジスタ

7	6	5	4	3	2	1	0
予約済み					GPIO0_OE	GPIO2_OE	GPIO1_OE
R/W					R/W	R/W	R/W

表 8-29 GPIO_CTRL レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-3	予約済み	R/W	0000	このビットは予約済みです
2	GPIO0_OE	R/W	0	GPIO0 出力イネーブル。このビットは GPIO0 ピンの方向を設定します 0：GPIO0 は入力です 1：GPIO0は出力です
1	GPIO2_OE	R/W	0	GPIO2 出力イネーブルこのビットは GPIO2 ピンの方向を設定します 0：GPIO2 は入力です 1：GPIO2は出力です
0	GPIO1_OE	R/W	0	GPIO1 出力イネーブルこのビットは GPIO1 ピンの方向を設定します 0：GPIO1 は入力です 1：GPIO1は出力です

8.1.28 GPIO1_SEL レジスタ (オフセット = 61h) [リセット = 0x00]

図 8-28 に、GPIO1_SEL レジスタを示し、表 8-30 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-28 GPIO1_SEL レジスタ

7	6	5	4	3	2	1	0
予約済み				GPIO1_SEL
R/W				R/W

表 8-30 GPIO1_SEL レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-4	予約済み	R/W	0000	このビットは予約済みです
3-0	GPIO1_SEL	R/W	0000	0000: off (low) 1000: GPIO1 を WARNZ 出力とます 1001：GPIO1 をシリアルオーディオインターフェースデータ出力 (SDOUT) とします 1011：GPIO1 を FAULTZ 出力とます 1100：PVDD 降下検出フラグとして GPIO1 1101: Class-H として GPIO1

8.1.29 GPIO2_SEL レジスタ (オフセット = 62h) [リセット = 0x00]

図 8-29 に、GPIO2_SEL レジスタを示し、表 8-31 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-29 GPIO2_SEL レジスタ

7	6	5	4	3	2	1	0
予約済み				GPIO2_SEL
R/W				R/W

表 8-31 GPIO2_SEL レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-4	予約済み	R/W	0000	このビットは予約済みです
3-0	GPIO2_SEL	R/W	0000	0000: off (low) 1000: GPIO2 を WARNZ 出力とます 1001：GPIO2 をシリアルオーディオインターフェースデータ出力 (SDOUT) とします 1011：GPIO2 を FAULTZ 出力とます 1100：PVDD 降下検出フラグとして GPIO2 1101: Class-H として GPIO2

8.1.30 GPIO0_SEL レジスタ (オフセット = 63h) [リセット = 0x00]

図 8-30 に、GPIO0_SEL レジスタを示し、表 8-32 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-30 GPIO0_SEL レジスタ

7	6	5	4	3	2	1	0
予約済み				GPIO0_SEL
R/W				R/W

表 8-32 GPIO0_SEL レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-4	予約済み	R/W	0000	このビットは予約済みです
3-0	GPIO0_SEL	R/W	0000	0000: off (low) 1000: GPIO0 を WARNZ 出力とます 1001：GPIO0 をシリアルオーディオインターフェースデータ出力 (SDOUT) とします 1011：GPIO0 を FAULTZ 出力とます 1100：PVDD 降下検出フラグとして GPIO0 1101: Class-H として GPIO0

8.1.31 GPIO_INPUT_SEL レジスタ (オフセット = 64h) [リセット = 0x00]

図 8-31 に GPIO_INPUT_SEL を示し、表 8-33 でその説明を示します。

概略表に戻ります。

図 8-31 GPIO_INPUT_SEL レジスタ

7	6	5	4	3	2	1	0
GPIO_SPI_POCI_SEL		GPIO_PHASE_SYNC_SEL		GPIO_RESETZ_SEL		GPIO_MUTEZ_SEL
R/W		R/W		R/W		R/W

表 8-33 GPIO_INPUT_SEL レジスタのフィールドの説明

ビット	フィールド	タイプ	説明
7-6	GPIO_SPI_POCI_SEL	R/W	00：N/A 01: GPIO1 10：GPIO2 11：GPIO0
5-4	GPIO_PHASE_SYNC_SEL	R/W	00：N/A 01: GPIO1 10：GPIO2 11：GPIO0
3-2	GPIO_RESETZ_SEL	R/W	00：N/A 01: GPIO1 10：GPIO2 11：GPIO0 は、GPIO リセットでリセットすることはできません
1-0	GPIO_MUTEZ_SEL	R/W	00：N/A 01: GPIO1 10：GPIO2 11：GPIO0 MUTEZ ピンのアクティブ low、出力ドライバが HiZ 状態に設定され、Class-D アンプの出力停止スイッチング。

8.1.32 GPIO_OUT レジスタ (オフセット = 65h) [リセット = 0x00]

図 8-32 に GPIO_OUT を示し、表 8-34 でその説明を示します。

概略表に戻ります。

図 8-32 GPIO_OUT レジスタ

7	6	5	4	3	2	1	0
予約済み					GPIO_OUT
R/W					R/W

表 8-34 GPIO_OUT レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-3	予約済み	R/W	00000	このビットは予約済みです
2-0	GPIO_OUT	R/W	000	bit0：GPIO1 出力 bit1：GPIO2 出力 bit2：GPIO0 出力

8.1.33 GPIO_OUT_INV レジスタ (オフセット = 66h) [リセット = 0x00]

図 8-33 に GPIO_OUT_INV を示し、表 8-35 でその説明を示します。

概略表に戻ります。

図 8-33 GPIO_OUT_INV レジスタ

7	6	5	4	3	2	1	0
予約済み					GPIO_OUT
R/W					R/W

表 8-35 GPIO_OUT_INV レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-3	予約済み	R/W	00000	このビットは予約済みです
2-0	GPIO_OUT	R/W	000	bit0：GPIO1 出力インバータ bit1：GPIO2 出力インバータ bit2：GPIO0 出力インバータ

8.1.34 DIE_ID レジスタ (オフセット = 67h) [リセット = 95h]

図 8-34 に DIE_ID を示し、表 8-36 でその説明を示します。

概略表に戻ります。

図 8-34 DIE_ID レジスタ

7	6	5	4	3	2	1	0
DIE_ID
R

表 8-36 DIE_ID レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-0	DIE_ID	R	10010101	DIE ID

8.1.35 POWER_STATE レジスタ (オフセット = 68h) [リセット = 0x00]

図 8-35 に POWER_STATE を示し、表 8-37 でその説明を示します。

概略表に戻ります。

図 8-35 POWER_STATE レジスタ

7	6	5	4	3	2	1	0
STATE_RPT
R

表 8-37 POWER_STATE レジスタのフィールドの説明

ビット

フィールド

タイプ

リセット

説明

7-0

STATE_RPT

00000000

0：ディープスリープ

1：スリープ

2：HIZ

3：再生

その他：予約済み

8.1.36 AUTOMUTE_STATE レジスタ (オフセット = 69h) [リセット = 0x00]

図 8-36 に AUTOMUTE_STATE を示し、表 8-38 でその説明を示します。

概略表に戻ります。

図 8-36 AUTOMUTE_STATE レジスタ

7	6	5	4	3	2	1	0
予約済み						ZERO_RIGHT_MON	ZERO_LEFT_MON
R						R	R

表 8-38 AUTOMUTE_STATE レジスタのフィールドの説明

ビット

フィールド

タイプ

リセット

説明

7-2

予約済み

000000

このビットは予約済みです

ZERO_RIGHT_MON

このビットは、右チャネルの自動ミュートステータスを示します。

0：自動ミュートなし

1：自動ミュート

ZERO_LEFT_MON

このビットは、左チャネルの自動ミュートステータスを示します。

0：自動ミュートなし

1：自動ミュート

8.1.37 PHASE_CTRL レジスタ (オフセット = 6Ah) [リセット = 0]

図 8-37 に PHASE_CTRL を示し、表 8-39 でその説明を示します。

概略表に戻ります。

図 8-37 PHASE_CTRL レジスタ

7	6	5	4	3	2	1	0
予約済み				RAMP_PHASE_SEL		PHASE_SYNC_SEL	PHASE_SYNC_EN
R/W				R/W		R/W	R/W

表 8-39 PHASE_CTRL レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-4	予約済み	R/W	0000	このビットは予約済みです
3-2	RAMP_PHASE_SEL	R/W	00	複数のデバイスを 1 つのシステムに内蔵している場合は、ランプクロック位相を選択して EMI とピーク電源のピーク電流を低減します。TI は、すべてのデバイスを同じランプ周波数と同じスペクトラム拡散に設定することを推奨します。この機能が必要な場合は、デバイスを再生モードに駆動する前にアンプ周波数とスペクトラム拡散を設定する必要があります。 2'b00: 位相 0 2'b01: 位相 1 2'b10: 位相 2 2'b11: 位相 3 上記のすべては 45 度の位相差があります
1	PHASE_SYNC_SEL	R/W	0	ランプ位相同期セル、 0：GPIO 同期、 1：内部同期
0	PHASE_SYNC_EN	R/W	0	ランプ位相同期イネーブル

8.1.38 RAMP_SS_CTRL0 レジスタ (オフセット = 6Bh) [リセット = 0x00]

図 8-38 に、RAMP_SS_CTRL0 を示し、表 8-40 に、その説明を示します。

概略表に戻ります。

図 8-38 SS_CTRL0 レジスタ

7	6	5	4	3	2	1	0
予約済み	予約済み	SS_PRE_DIV_SEL	SS_MANUAL_MODE	予約済み		SS_RDM_EN	SS_TRI_EN
R/W	R/W	R/W	R/W	R/W		R/W	R/W

表 8-40 RAMP_SS_CTRL0 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	予約済み	R/W	0	このビットは予約済みです
6	予約済み	R/W	0	このビットは予約済みです
5	SS_PRE_DIV_SEL	R/W	0	マニュアルモードでは、pll クロック分周 2 をソースクロックとして選択します
4	SS_MANUAL_MODE	R/W	0	ランプ ss コントローラを手動モードに設定します
3-2	予約済み	R/W	00	このビットは予約済みです
1	SS_RDM_EN	R/W	0	ランダム SS イネーブル
0	SS_TRI_EN	R/W	0	三角波 SS イネーブル

8.1.39 SS_CTRL1 レジスタ (オフセット = 6Ch) [リセット = 0x00]

図 8-39 に、SS_CTRL1 レジスタを示し、表 8-41 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-39 SS_CTRL1 レジスタ

7	6	5	4	3	2	1	0
予約済み	SS_RDM_CTRL			SS_TRI_CTRL
R/W	R/W			R/W

表 8-41 SS_CTRL1 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	予約済み	R/W	0	このビットは予約済みです
6-4	SS_RDM_CTRL	R/W	000	ディザリングを追加
3-0	SS_TRI_CTRL	R/W	0000	三角波 SS 周波数およびレンジ制御

8.1.40 SS_CTRL2 レジスタ (オフセット = 6Dh) [リセット = 0xA0]

図 8-40 に、SS_CTRL2 レジスタを示し、表 8-42 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-40 SS_CTRL2 レジスタ

7	6	5	4	3	2	1	0
TM_FREQ_CTRL
R/W

表 8-42 SS_CTRL2 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-0	TM_FREQ_CTRL	R/W	10100000	手動モードでの制御ランプ周波数、F = 61440000/N

8.1.41 SS_CTRL3 レジスタ (オフセット = 6Eh) [リセット = 0x11]

図 8-41 に、SS_CTRL3 レジスタを示し、表 8-43 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-41 SS_CTRL3 レジスタ

7	6	5	4	3	2	1	0
TM_DSTEP_CTRL				TM_USTEP_CTRL
R/W				R/W

表 8-43 SS_CTRL3 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-4	SS_TM_DSTEP_CTRL	R/W	0001	ランプ ss マニュアルモードでの三角形モードのスペクトラム拡散立ち下がりステップを制御します
3-0	SS_TM_USTEP_CTRL	R/W	0001	ランプ ss マニュアルモードでの三角形モードのスペクトラム拡散立ち上がりステップを制御します

8.1.42 SS_CTRL4 レジスタ (オフセット = 6Fh) [リセット = 0x24]

図 8-42 に、SS_CTRL4 レジスタを示し、表 8-44 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-42 SS_CTRL4 レジスタ

7	6	5	4	3	2	1	0
予約済み	TM_AMP_CTRL		SS_TM_PERIOD_BOUNDRY
R/W	R/W		R/W

表 8-44 SS_CTRL4 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	予約済み	R/W	0	このビットは予約済みです
6-5	TM_AMP_CTRL	R/W	01	ランプ ss マニュアルモデルでランプアンプ制御を制御します
4-0	SS_TM_PERIOD_BOUNDRY	R/W	00100	ランプ ss マニュアルモードでの三角形モードのスペクトラム拡散境界を制御します

8.1.43 CHAN_FAULT レジスタ (オフセット = 70h) [リセット = 0x00]

図 8-43 に CHAN_FAULT を示し、表 8-45 でその説明を示します。

概略表に戻ります。

図 8-43 CHAN_FAULT レジスタ

7	6	5	4	3	2	1	0
予約済み				CH1_DC_1	CH2_DC_1	CH1_OC_I	CH2_OC_I
R				R	R	R	R

表 8-45 CHAN_FAULT レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-4	予約済み	R	0000	このビットは予約済みです
3	CH1_DC_1	R	0	左チャネル DC フォルト。DC フォルトの発生時にこのビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルトピン (GPIO) による通知。セクション 8.1.51 のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。
2	CH2_DC_1	R	0	右チャネル DC フォルト。DC フォルトの発生時にこのビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルトピン (GPIO) による通知。セクション 8.1.51 のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。
1	CH1_OC_I	R	0	左チャネル過電流フォルト。OC フォルトの発生時にこのビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルトピン (GPIO) による通知。セクション 8.1.51 のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。
0	CH2_OC_I	R	0	右チャネル過電流フォルト。OC フォルトの発生時にこのビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルトピン (GPIO) による通知。セクション 8.1.51 のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。

8.1.44 GLOBAL_FAULT1 レジスタ (オフセット = 71h) [リセット = 0h]

図 8-44 に、GLOBAL_FAULT1 レジスタを示し、表 8-46 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-44 GLOBAL_FAULT1 レジスタ

7	6	5	4	3	2	1	0
OTP_CRC_ERROR	BQ_WR_ERROR	LOAD_EEPROM_ERROR	予約済み	予約済み	CLK_FAULT_I	PVDD_OV_I	PVDD_UV_I
R	R	R	R	R	R	R	R

表 8-46 GLOBAL_FAULT1 レジスタのフィールドの説明

ビット	フィールド	タイプ	説明
7	OTP_CRC_ERROR	R	OTP CRC チェックエラーを示します。
6	BQ_WR_ERROR	R	最近の BQ 書き込みは失敗しました
5	LOAD_EEPROM_ERROR	R	0：EEPROM のブートロードが正常に完了しました 1：EEPROM のブートロードが正常に行われませんでした
4	予約済み	R	このビットは予約済みです
3	予約済み	R	このビットは予約済みです
2	CLK_FAULT_I	R	クロック不良。クロックフォルトの発生時にこのビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルトピン (GPIO) による通知。クロックフォルトは自動回復モードと連携して動作し、クロックエラーが解消すると、デバイスは自動的に以前の状態に戻ります。セクション 8.1.51 のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。
1	PVDD_OV_I	R	PVDD OV フォルト。OV フォルトの発生時にこのビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルトピン (GPIO) による通知。OV フォルトは自動回復モードと連携し、OV エラーが解消されると、デバイスは自動的に以前の状態に戻ります。セクション 8.1.51 のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。
0	PVDD_UV_I	R	PVDD UV フォルト。UV フォルトの発生時にこのビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルトピン (GPIO) による通知。OV フォルトは自動回復モードと連携し、OV エラーが解消されると、デバイスは自動的に以前の状態に戻ります。セクション 8.1.51 のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。

8.1.45 GLOBAL_FAULT2 レジスタ (オフセット = 72h) [リセット = 0h]

図 8-45 に、GLOBAL_FAULT2 レジスタを示し、表 8-47 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-45 GLOBAL_FAULT2 レジスタ

7	6	5	4	3	2	1	0
予約済み					CBC_FAULT_CH2_I	CBC_FAULT_CH1_I	OTSD_I
R					R	R	R

表 8-47 GLOBAL_FAULT2 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-3	予約済み	R	0000	このビットは予約済みです
2	CBC_FAULT_CH2_I	R	0	右チャネルのサイクルごとの過電流フォルト
1	CBC_FAULT_CH1_I	R	0	左チャネルのサイクルごとの過電流フォルト
0	OTSD_I	R	0	過熱シャットダウンフォルト。 OT フォルトの発生時にこのビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルトピン (GPIO) による通知。OV フォルトは自動回復モードと連携し、OV エラーが解消されると、デバイスは自動的に以前の状態に戻ります。セクション 8.1.51 のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。

8.1.46 警告レジスタ (オフセット = 73h) [リセット = 0x00]

図 8-46 に WARNING を示し、表 8-48 でその説明を示します。

概略表に戻ります。

図 8-46 警告レジスタ

7	6	5	4	3	2	1	0
予約済み		CBCW_CH1_I	CBCW_CH2_I	OTW_LEVEL4_I	OTW_LEVEL3_I	OTW_LEVEL2_I	OTW_LEVEL1_I
R		R	R	R	R	R	R

表 8-48 警告レジスタのフィールドの説明

ビット	フィールド	タイプ	説明
7-6	予約済み	R	このビットは予約済みです
5	CBCW_CH1_I	R	左チャネルのサイクルごとの過電流警告
4	CBCW_CH2_I	R	右チャネルのサイクルごとの過電流警告
3	OTW_LEVEL4_I	R	過熱警告スレッショルド leve4、146C
2	OTW_LEVEL3_I	R	過熱警告スレッショルド leve3、134C
1	OTW_LEVEL2_I	R	過熱警告スレッショルド leve2、122C
0	OTW_LEVEL1_I	R	過熱警告スレッショルド leve1、112C

8.1.47 PIN_CONTROL1 レジスタ (オフセット = 74h) [リセット = 0x00]

図 8-47 に、PIN_CONTROL1 レジスタを示し、表 8-49 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-47 PIN_CONTROL1 レジスタ

7	6	5	4	3	2	1	0
MASK_OTSD	MASK_DVDD_UV	MASK_DVDD_OV	MASK_CLK_FAULT	予約済み	MASK_PVDD_UV	MASK_DC	MASK_OC
R/W	R/W	R/W	R/W	R	R/W	R/W	R/W

表 8-49 PIN_CONTROL1 レジスタのフィールドの説明

ビット	フィールド	タイプ	説明
7	MASK_OTSD	R/W	OTSD 障害通知をマスクします
6	MASK_DVDD_UV	R/W	DVDD UV フォルト通知をマスクします
5	MASK_DVDD_OV	R/W	DVDD OV フォルト通知をマスクします
4	MASK_CLK_FAULT	R/W	クロックフォルト通知をマスクします
3	予約済み	R	このビットは予約済みです
2	MASK_PVDD_UV	R/W	PVDD UVフォルト通知をマスク PVDD OV フォルト通知をマスク
1	MASK_DC	R/W	DC 障害通知をマスクします
0	MASK_OC	R/W	OC 障害通知をマスクします

8.1.48 PIN_CONTROL2 レジスタ (オフセット = 75h) [リセット = 0xF8]

図 8-48 に、PIN_CONTROL2 レジスタを示し、表 8-50 にこのレジスタのフィールドの説明を示します。

概略表に戻ります。

図 8-48 PIN_CONTROL2 レジスタ

7	6	5	4	3	2	1	0
CBC_FAULT_LATCH_EN	CBC_WARN_LATCH_EN	CLKFLT_LATCH_EN	OTSD_LATCH_EN	OTW_LATCH_EN	MASK_OTW	MASK_CBCW	MASK_CBC_FAULT
R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W

表 8-50 PIN_CONTROL2 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	CBC_FAULT_LATCH_EN	R/W	1	このビットを 1 に設定して、CBC フォルトラッチをイネーブルします
6	CBC_WARN_LATCH_EN	R/W	1	このビットを 1 に設定して、CBC 警告ラッチをイネーブルします
5	CLKFLT_LATCH_EN	R/W	1	このビットを 1 に設定して、クロックフォルトラッチをイネーブルします
4	OTSD_LATCH_EN	R/W	1	このビットを 1 に設定して、OTSD フォルトラッチをイネーブルします
3	OTW_LATCH_EN	R/W	1	このビットを 1 に設定して、OT 警告ラッチをイネーブルします
2	MASK_OTW	R/W	0	このビットを 1 に設定して、OT 警告通知をマスクします
1	MASK_CBCW	R/W	0	このビットを 1 に設定して、CBC 警告通知をマスクします
0	MASK_CBC_FAULT	R/W	0	このビットを 1 に設定して、CBC フォールト通知をマスクします

8.1.49 MISC_CONTROL レジスタ (オフセット = 76h) [リセット = 0x00]

図 8-49 に MISC_CONTROL を示し、表 8-51 でその説明を示します。

概略表に戻ります。

図 8-49 MISC_CONTROL レジスタ

7	6	5	4	3	2	1	0
DET_STATUS_LATCH	予約済み		OTSD_AUTO_REC_EN	予約済み
R/W	R/W		R/W	R/W

表 8-51 MISC_CONTROL レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	DET_STATUS_LATCH	R/W	0	1：クロック検出ステータスをラッチする 0：クロック検出ステータスをラッチしない
6-5	予約済み	R/W	00	これらのビットは予約済みです
4	OTSD_AUTO_REC_EN	R/W	0	OTSD 自動回復イネーブル
3-0	予約済み	R/W	0000	このビットは予約済みです

8.1.50 CBC_CONTROL レジスタ (オフセット = 77h) [リセット = 0x00]

図 8-50 に CBC_CONTROL を示し、表 8-52 でその説明を示します。

概略表に戻ります。

図 8-50 CBC_CONTROL レジスタ

7	6	5	4	3	2	1	0
予約済み			CBC_LEVEL_SEL		CBC_EN	CBC_WARN_EN	CBC_FAULT_EN
R/W			R/W		R/W	R/W	R/W

表 8-52 CBC_CONTROL レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-5	予約済み	R/W	000	これらのビットは予約済みです
4-3		CBC_LEVEL_SEL	00	このビットは CBC レベルを設定します。これはレベルは、過電流スレッショルドに対するパーセンテージです。 00：80% 10: 60% 01: 40%
2	CBC_EN	R/W	0	CBC 機能を有効化
1	CBC_WARN_EN	R/W	0	CBC 警告を有効化
0	CBC_FAULT_EN	R/W	0	CBC 障害を有効化

8.1.51 FAULT_CLEAR レジスタ (オフセット = 78h) [リセット = 0x00]

図 8-51 に FAULT_CLEAR を示し、表 8-53 でその説明を示します。

概略表に戻ります。

図 8-51 FAULT_CLEAR レジスタ

7	6	5	4	3	2	1	0
ANALOG_FAULT_CLEAR	予約済み
W	R/W

表 8-53 FAULT_CLEAR レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	ANALOG_FAULT_CLEAR	W	0	クリアビットを書き込むこのビットを 1 に書き込むと、デバイスはアナログフォルトをクリアします
6-0	予約済み	R/W	0000000	このビットは予約済みです

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）

サーマルパッド・メカニカル・データ

発注情報

8.1 ポート コントロール レジスタ

8.1.1 RESET_CTRL Register (オフセット = 1h) [リセット = 0x00]

8.1.2 DEVICE_CTRL_1 レジスタ (オフセット = 2h) [リセット = 0x00]

8.1.3 DEVICE_CTRL2 レジスタ (オフセット = 3h) [リセット = 0x10]

8.1.4 PVDD_DROP_DETECTION_CTRL1 レジスタ (オフセット = 4h) [リセット = 0x00]

8.1.5 PVDD_DROP_DETECTION_CTRL2 レジスタ (オフセット = 5h) [リセット = 0x44]

8.1.6 I2C_PAGE_AUTO_INC レジスタ (オフセット= Fh) [リセット= 0x00]

8.1.7 SIG_CH_CTRL レジスタ (オフセット = 28h) [リセット = 0x00]

8.1.8 CLOCK_DET_CTRL レジスタ (オフセット = 29h) [リセット = 0x00]

8.1.9 SDOUT_SEL レジスタ (オフセット = 30h) [リセット = 0x00]

8.1.10 I2S_CTRL レジスタ (オフセット = 31h) [リセット = 0x00]

8.1.11 SAP_CTRL1 レジスタ (オフセット = 33h) [リセット = 0x02]

8.1.12 SAP_CTRL2 レジスタ (オフセット = 34h) [リセット = 0x00]

8.1.13 SAP_CTRL3 レジスタ (オフセット = 35h) [リセット = 0x11]

8.1.14 FS_MON レジスタ (オフセット = 37h) [リセット = 0x00]

8.1.15 BCK (SCLK)_MON レジスタ (オフセット = 38h) [リセット = 0x00]

8.1.16 CLKDET_STATUS レジスタ (オフセット = 39h) [リセット = 0x00]

8.1.17 DSP_PGM_MODE レジスタ (オフセット = 40h) [リセット = 0x01]

8.1.18 DSP_CTRL レジスタ (オフセット = 46h) [リセット = 0x01]

8.1.19 DAC_GAIN レジスタ (オフセット = 4Ch) [リセット = 30h]

8.1.20 DIG_VOL_CTRL1 レジスタ (オフセット = 4Eh) [リセット = 0x33]

8.1.21 DIG_VOL_CTRL2 レジスタ (オフセット = 4Fh) [リセット = 0x30]

8.1.22 AUTO_MUTE_CTRL レジスタ (オフセット = 50h) [リセット = 0x00]

8.1.23 AUTO_MUTE_TIME レジスタ (オフセット = 51h) [リセット = 0x00]

8.1.24 ANA_CTRL レジスタ (オフセット = 53h) [リセット = 0h]

8.1.25 AGAIN レジスタ (オフセット = 54h) [リセット = 0x00]

8.1.26 PVDD_ADC レジスタ (オフセット = 5Eh) [リセット = 0h]

8.1.27 GPIO_CTRL レジスタ (オフセット = 60h) [リセット = 0x00]

8.1.28 GPIO1_SEL レジスタ (オフセット = 61h) [リセット = 0x00]

8.1.29 GPIO2_SEL レジスタ (オフセット = 62h) [リセット = 0x00]

8.1.30 GPIO0_SEL レジスタ (オフセット = 63h) [リセット = 0x00]

8.1.31 GPIO_INPUT_SEL レジスタ (オフセット = 64h) [リセット = 0x00]

8.1.32 GPIO_OUT レジスタ (オフセット = 65h) [リセット = 0x00]

8.1.33 GPIO_OUT_INV レジスタ (オフセット = 66h) [リセット = 0x00]

8.1.34 DIE_ID レジスタ (オフセット = 67h) [リセット = 95h]

8.1.35 POWER_STATE レジスタ (オフセット = 68h) [リセット = 0x00]

8.1.36 AUTOMUTE_STATE レジスタ (オフセット = 69h) [リセット = 0x00]

8.1.37 PHASE_CTRL レジスタ (オフセット = 6Ah) [リセット = 0]

8.1.38 RAMP_SS_CTRL0 レジスタ (オフセット = 6Bh) [リセット = 0x00]

8.1.39 SS_CTRL1 レジスタ (オフセット = 6Ch) [リセット = 0x00]

8.1.40 SS_CTRL2 レジスタ (オフセット = 6Dh) [リセット = 0xA0]

8.1.41 SS_CTRL3 レジスタ (オフセット = 6Eh) [リセット = 0x11]

8.1.42 SS_CTRL4 レジスタ (オフセット = 6Fh) [リセット = 0x24]

8.1.43 CHAN_FAULT レジスタ (オフセット = 70h) [リセット = 0x00]

8.1.44 GLOBAL_FAULT1 レジスタ (オフセット = 71h) [リセット = 0h]

8.1.45 GLOBAL_FAULT2 レジスタ (オフセット = 72h) [リセット = 0h]

8.1.46 警告レジスタ (オフセット = 73h) [リセット = 0x00]

8.1.47 PIN_CONTROL1 レジスタ (オフセット = 74h) [リセット = 0x00]

8.1.48 PIN_CONTROL2 レジスタ (オフセット = 75h) [リセット = 0xF8]

8.1.49 MISC_CONTROL レジスタ (オフセット = 76h) [リセット = 0x00]

8.1.50 CBC_CONTROL レジスタ (オフセット = 77h) [リセット = 0x00]

8.1.51 FAULT_CLEAR レジスタ (オフセット = 78h) [リセット = 0x00]

8.1 ポートコントロールレジスタ