JAJSM72C June   2021  – January 2026 TAS5828M

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
      1. 5.7.1 BD 変調によるブリッジ接続負荷 (BTL) 構成曲線
      2. 5.7.2 1SPW 変調によるブリッジ接続負荷 (BTL) 構成曲線
      3. 5.7.3 BD 変調による並列ブリッジ接続負荷 (PBTL) 構成
      4. 5.7.4 1SPW 変調による並列ブリッジ接続負荷 (PBTL) 構成
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 電源
      2. 7.3.2 デバイス クロッキング
      3. 7.3.3 シリアル オーディオ ポート — クロック速度
      4. 7.3.4 クロック HALT 自動回復
      5. 7.3.5 サンプル レートの即時変更
      6. 7.3.6 シリアル オーディオ ポート — データ形式とビット深度
      7. 7.3.7 デジタル オーディオ処理
      8. 7.3.8 Class-D オーディオ アンプ
        1. 7.3.8.1 スピーカ アンプ ゲイン選択
        2. 7.3.8.2 Class-D ループ帯域幅とスイッチング周波数の設定
    4. 7.4 デバイスの機能モード
      1. 7.4.1 ソフトウェア コントローラ
      2. 7.4.2 スピーカ アンプの動作モード
        1. 7.4.2.1 BTL モード
        2. 7.4.2.2 PBTL モード
      3. 7.4.3 低 EMI モード
        1. 7.4.3.1 スペクトラム拡散
        2. 7.4.3.2 チャネル間位相シフト
        3. 7.4.3.3 マルチデバイスの PWM 位相同期
          1. 7.4.3.3.1 起動フェーズでの I2S クロックとの位相同期
          2. 7.4.3.3.2 GPIO との位相同期
      4. 7.4.4 サーマル フォールドバック
      5. 7.4.5 デバイスの状態制御
      6. 7.4.6 デバイス変調
        1. 7.4.6.1 BD 変調
        2. 7.4.6.2 1SPW 変調
        3. 7.4.6.3 ハイブリッド変調
    5. 7.5 プログラミングと制御
      1. 7.5.1 I2C シリアル通信バス
      2. 7.5.2 ハードウェア制御モード
      3. 7.5.3 I2C ターゲット アドレス
        1. 7.5.3.1 ランダム書き込み
        2. 7.5.3.2 シーケンシャル書き込み
        3. 7.5.3.3 ランダム読み出し
        4. 7.5.3.4 シーケンシャル読み出し
        5. 7.5.3.5 DSP メモリ ブック、ページおよび BQ を更新
        6. 7.5.3.6 チェックサム
          1. 7.5.3.6.1 巡回冗長性検査 (CRC) チェックサム
          2. 7.5.3.6.2 排他 または (XOR) チェックサム
      4. 7.5.4 ソフトウェアによる制御
        1. 7.5.4.1 起動手順
        2. 7.5.4.2 シャットダウン手順
      5. 7.5.5 保護および監視
        1. 7.5.5.1 過電流制限 (サイクル バイ サイクル)
        2. 7.5.5.2 過電流シャットダウン (OCSD)
        3. 7.5.5.3 DC 検出エラー
        4. 7.5.5.4 過熱シャットダウン (OTSD)
        5. 7.5.5.5 PVDD 過電圧および低電圧誤差
        6. 7.5.5.6 PVDD 降下検出
        7. 7.5.5.7 クロック障害
  9. 8 レジスタ マップ
    1. 8.1 ポート コントロール レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 インダクタの選択
      2. 9.1.2 ブートストラップ コンデンサ
      3. 9.1.3 電源のデカップリング
      4. 9.1.4 出力 EMI フィルタリング
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 2.0 (ステレオBTL) システム
      2. 9.2.2 設計要件
      3. 9.2.3 詳細な設計手順
        1. 9.2.3.1 ステップ 1：ハードウェア統合
        2. 9.2.3.2 ステップ 2：ハードウェア統合
        3. 9.2.3.3 ステップ 3：ソフトウェアの統合
      4. 9.2.4 モノラル (PBTL) システム
      5. 9.2.5 Advanced 2.1 System (2 つの TAS5828M デバイス)
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 DVDD サプライ
      2. 9.3.2 PVDD サプライ
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 オーディオ アンプの一般的なガイドライン
        2. 9.4.1.2 PVDD ネットワーク上の PVDD バイパス コンデンサの配置の重要性
        3. 9.4.1.3 最適化済みの放熱特性
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス サポート
      1. 10.1.1 デバイスの命名規則
      2. 10.1.2 開発サポート
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.5.4.1 起動手順

  1. ADR ピンは、I2C デバイス アドレスまたはハードウェア モードの適切な設定で、HW_SEL0 および HW_SEL1 設定を行います。
  2. 電源を起動します (PVDD と DVDD のどちらが先に起動するかは問題ではありません) 。
  3. 電源が安定した後、少なくとも 100μs を待ち、PDN を High にして内部 LDO をイネーブルにします。
  4. 目的の設定を構成するための I2C 制御ポート。このプロセスには、ディープ スリープから Hiz への変換、レジスタ マップ構成、DSP 係数、および Play モードに設定されます。ハードウェア モードでは、このステップ I2C 書き込みは必要ありません。
  5. I2S クロックが安定すると、TAS5828M は通常動作の音楽再生に移行します。
TAS5828M TAS5828M の起動シーケンス 図 7-16 TAS5828M の起動シーケンス