JAJSIF7L September   2021  – June 2026 TDA4VM , TDA4VM-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1  ADC
        1. 5.3.1.1 MCU ドメイン
      2. 5.3.2  DDRSS
        1. 5.3.2.1 メイン ドメイン
      3. 5.3.3  GPIO
        1. 5.3.3.1 メイン ドメイン
        2. 5.3.3.2 WKUP ドメイン
      4. 5.3.4  I2C
        1. 5.3.4.1 メイン ドメイン
        2. 5.3.4.2 MCU ドメイン
        3. 5.3.4.3 WKUP ドメイン
      5. 5.3.5  I3C
        1. 5.3.5.1 メイン ドメイン
        2. 5.3.5.2 MCU ドメイン
      6. 5.3.6  MCAN
        1. 5.3.6.1 メイン ドメイン
        2. 5.3.6.2 MCU ドメイン
      7. 5.3.7  MCSPI
        1. 5.3.7.1 メイン ドメイン
        2. 5.3.7.2 MCU ドメイン
      8. 5.3.8  UART
        1. 5.3.8.1 メイン ドメイン
        2. 5.3.8.2 MCU ドメイン
        3. 5.3.8.3 WKUP ドメイン
      9. 5.3.9  MDIO
        1. 5.3.9.1 MCU ドメイン
      10. 5.3.10 CPSW2G
        1. 5.3.10.1 MCU ドメイン
      11. 5.3.11 CPSW9G
        1. 5.3.11.1 メイン ドメイン
      12. 5.3.12 ECAP
        1. 5.3.12.1 メイン ドメイン
      13. 5.3.13 EQEP
        1. 5.3.13.1 メイン ドメイン
      14. 5.3.14 EHRPWM
        1. 5.3.14.1 メイン ドメイン
      15. 5.3.15 USB
        1. 5.3.15.1 メイン ドメイン
      16. 5.3.16 SERDES
        1. 5.3.16.1 メイン ドメイン
      17. 5.3.17 OSPI
        1. 5.3.17.1 MCU ドメイン
      18. 5.3.18 Hyperbus
        1. 5.3.18.1 MCU ドメイン
      19. 5.3.19 GPMC
        1. 5.3.19.1 メイン ドメイン
      20. 5.3.20 MMC
        1. 5.3.20.1 メイン ドメイン
      21. 5.3.21 CPTS
        1. 5.3.21.1 MCU ドメイン
        2. 5.3.21.2 メイン ドメイン
      22. 5.3.22 UFS
        1. 5.3.22.1 メイン ドメイン
      23. 5.3.23 PRU_ICSSG [現在サポートされていません]
        1. 5.3.23.1 メイン ドメイン
      24. 5.3.24 MCASP
        1. 5.3.24.1 メイン ドメイン
      25. 5.3.25 DSS
        1. 5.3.25.1 メイン ドメイン
      26. 5.3.26 DP
        1. 5.3.26.1 メイン ドメイン
      27. 5.3.27 カメラ ストリーミング インターフェイス レシーバ (CSI_RX_IF) サブシステム
        1. 5.3.27.1 メイン ドメイン
      28. 5.3.28 DSI_TX
        1. 5.3.28.1 メイン ドメイン
      29. 5.3.29 VPFE
        1. 5.3.29.1 メイン ドメイン
      30. 5.3.30 DMTIMER
        1. 5.3.30.1 メイン ドメイン
        2. 5.3.30.2 MCU ドメイン
      31. 5.3.31 エミュレーションおよびデバッグ
        1. 5.3.31.1 メイン ドメイン
      32. 5.3.32 システム、その他
        1. 5.3.32.1 ブート モードの構成
          1. 5.3.32.1.1 メイン ドメイン
          2. 5.3.32.1.2 MCU ドメイン
        2. 5.3.32.2 クロック
          1. 5.3.32.2.1 メイン ドメイン
          2. 5.3.32.2.2 WKUP ドメイン
        3. 5.3.32.3 システム
          1. 5.3.32.3.1 メイン ドメイン
          2. 5.3.32.3.2 WKUP ドメイン
        4. 5.3.32.4 EFUSE
      33. 5.3.33 電源
    4. 5.4 ピン多重化
    5. 5.5 ピン接続要件「」
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  パワー オン時間 (POH) の制限
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  電気的特性
    7. 6.7  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.7.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.7.2 ハードウェア要件
      3. 6.7.3 プログラミング シーケンス
      4. 6.7.4 ハードウェア保証への影響
    8. 6.8  熱抵抗特性
      1. 6.8.1 ALF パッケージの熱抵抗特性
    9. 6.9  温度センサの特性
    10. 6.10 タイミングおよびスイッチング特性
      1. 6.10.1 タイミング パラメータおよび情報
      2. 6.10.2 電源シーケンス
        1. 6.10.2.1 電源スルーレートの要件
        2. 6.10.2.2 マイコンとメインのドメインを組み合わせたパワーアップ シーケンシング
        3. 6.10.2.3 MCU とメイン ドメインの結合パワーダウン シーケンス - オプション 1
        4. 6.10.2.4 MCU とメイン ドメインの結合パワーダウン シーケンス - オプション 2
        5. 6.10.2.5 MCU およびメイン ドメインの分離パワーアップ シーケンシング
        6. 6.10.2.6 MCU およびメイン ドメインの分離、プライマリ パワーダウン シーケンス - オプション 1
        7. 6.10.2.7 MCU およびメイン ドメインの分離、プライマリ パワーダウン シーケンス - オプション 2
        8. 6.10.2.8 マイコンのみ状態の開始および終了
        9. 6.10.2.9 DDR 保持状態への移行および復帰
      3. 6.10.3 システムのタイミング
        1. 6.10.3.1 リセット タイミング
        2. 6.10.3.2 安全信号タイミング
        3. 6.10.3.3 クロックのタイミング
      4. 6.10.4 クロック仕様
        1. 6.10.4.1 入力および出力クロック / 発振器
          1. 6.10.4.1.1 WKUP_OSC0 内部発振器クロック ソース
            1. 6.10.4.1.1.1 負荷容量
            2. 6.10.4.1.1.2 シャント容量
          2. 6.10.4.1.2 WKUP_OSC0 LVCMOS デジタル クロック ソース
          3. 6.10.4.1.3 補助 OSC1 内部発振器クロック ソース
            1. 6.10.4.1.3.1 負荷容量
            2. 6.10.4.1.3.2 シャント容量
          4. 6.10.4.1.4 補助 OSC1 LVCMOS デジタル クロック ソース
          5. 6.10.4.1.5 補助 OSC1 未使用
          6. 6.10.4.1.6 WKUP_LFOSC0 内部発振器クロック ソース
          7. 6.10.4.1.7 WKUP_LFOSC0 を使用しない場合
        2. 6.10.4.2 出力クロック
        3. 6.10.4.3 PLL
        4. 6.10.4.4 モジュールおよびペリフェラル クロックの周波数
      5. 6.10.5 ペリフェラル
        1. 6.10.5.1  ATL
          1. 6.10.5.1.1 ATL_PCLK のタイミング要件
          2. 6.10.5.1.2 ATL_AWS[x] のタイミング要件
          3. 6.10.5.1.3 ATL_BWS[x] のタイミング要件
          4. 6.10.5.1.4 ATCLK[x] のスイッチング特性
        2. 6.10.5.2  VPFE
        3. 6.10.5.3  CPSW2G
          1. 6.10.5.3.1 CPSW2G MDIO インターフェイスのタイミング
          2. 6.10.5.3.2 CPSW2G RMII のタイミング
            1. 6.10.5.3.2.1 CPSW2G RMII[x]_REF_CLK のタイミング要件 – RMII モード
            2. 6.10.5.3.2.2 CPSW2G RMII[x]_RXD[1:0]、RMII[x]_CRS_DV、RMII[x]_RX_ER のタイミング要件 – RMII モード
            3. 6.10.5.3.2.3 CPSW2G RMII[x]_TXD[1:0]、RMII[x]_TX_EN のスイッチング特性 – RMII モード
          3. 6.10.5.3.3 CPSW2G RGMII のタイミング
            1. 6.10.5.3.3.1 RGMII[x]_RXC のタイミング要件 – RGMII モード
            2. 6.10.5.3.3.2 RGMII[x]_RD[3:0]、 RGMII[x]_RCTL の CPSW2G タイミング要件 – RGMII モード
            3. 6.10.5.3.3.3 CPSW2G RGMII[x]_TXC のスイッチング特性 – RGMII モード
            4. 6.10.5.3.3.4 RGMII[x]_TD[3:0]、 RGMII[x]_TX_CTL のスイッチング特性 – RGMII モード
        4. 6.10.5.4  CPSW9G
          1. 6.10.5.4.1 CPSW9G MDIO インターフェイスのタイミング
          2. 6.10.5.4.2 CPSW9G RMII のタイミング
            1. 6.10.5.4.2.1 RMII[x]_REF_CLK のタイミング要件 - RMII モード
            2. 6.10.5.4.2.2 RMII[x]_RXD[1:0]、RMII[x]_CRS_DV、RMII[x]_RX_ER のタイミング要件 – RMII モード
            3. 6.10.5.4.2.3 RMII[x]_TXD[1:0]、RMII[x]_TXEN のスイッチング特性 – RMII モード
          3. 6.10.5.4.3 CPSW9G RGMII のタイミング
            1. 6.10.5.4.3.1 RGMII[x]_RXC のタイミング要件 – RGMII モード
            2. 6.10.5.4.3.2 RGMII[x]_RD[3:0] および RGMII[x]_RCTL のタイミング要件 - RGMII モード
            3. 6.10.5.4.3.3 RGMII[x]_TXC のスイッチング特性 – RGMII モード
            4. 6.10.5.4.3.4 RGMII[x]_TD[3:0]、RGMII[x]_TX_CTL のスイッチング特性 – RGMII モード
        5. 6.10.5.5  CSI-2
        6. 6.10.5.6  DDRSS
        7. 6.10.5.7  DSS
        8. 6.10.5.8  eCAP
          1. 6.10.5.8.1 eCAP のタイミング要件
          2. 6.10.5.8.2 eCAP のスイッチング特性
        9. 6.10.5.9  EPWM
          1. 6.10.5.9.1 eHRPWM のスイッチング特性
          2. 6.10.5.9.2 eHRPWM のタイミング要件
        10. 6.10.5.10 eQEP
          1. 6.10.5.10.1 eQEP のタイミング要件
          2. 6.10.5.10.2 eQEP のスイッチング特性
        11. 6.10.5.11 GPIO
          1. 6.10.5.11.1 GPIO のタイミング要件
          2. 6.10.5.11.2 GPIO スイッチング特性
        12. 6.10.5.12 GPMC
          1. 6.10.5.12.1 GPMC および NOR フラッシュ — 同期モード
            1. 6.10.5.12.1.1 GPMC および NOR フラッシュのタイミング要件 — 同期モード
            2. 6.10.5.12.1.2 GPMC および NOR フラッシュのスイッチング特性 - 同期モード
          2. 6.10.5.12.2 GPMC および NOR フラッシュ — 非同期モード
            1. 6.10.5.12.2.1 GPMC および NOR フラッシュのタイミング要件 – 非同期モード
            2. 6.10.5.12.2.2 GPMC および NOR フラッシュのスイッチング特性 – 非同期モード
          3. 6.10.5.12.3 GPMC および NAND フラッシュ — 非同期モード
            1. 6.10.5.12.3.1 GPMC および NAND フラッシュのタイミング要件 – 非同期モード
            2. 6.10.5.12.3.2 GPMC および NAND フラッシュのスイッチング特性 – 非同期モード
          4. 6.10.5.12.4 GPMC0 IOSET
        13. 6.10.5.13 HyperBus
          1. 6.10.5.13.1 HyperBus のタイミング要件
          2. 6.10.5.13.2 HyperBus 166 MHz のスイッチング特性
          3. 6.10.5.13.3 HyperBus 100 MHz のスイッチング特性
        14. 6.10.5.14 I2C
        15. 6.10.5.15 I3C
        16. 6.10.5.16 MCAN
        17. 6.10.5.17 MCASP
        18. 6.10.5.18 MCSPI
          1. 6.10.5.18.1 MCSPI — マスタ モード
          2. 6.10.5.18.2 MCSPI — スレーブ モード
        19. 6.10.5.19 MMCSD
          1. 6.10.5.19.1 MMC0 - eMMC インターフェイス
            1. 6.10.5.19.1.1 レガシー SDR モード
            2. 6.10.5.19.1.2 高速 SDR モード
            3. 6.10.5.19.1.3 高速 DDR モード
            4. 6.10.5.19.1.4 HS200 モード
          2. 6.10.5.19.2 MMC1/2 - SD/SDIO インターフェイス
            1. 6.10.5.19.2.1 デフォルト速度モード
            2. 6.10.5.19.2.2 高速モード
            3. 6.10.5.19.2.3 UHS–I SDR12 モード
            4. 6.10.5.19.2.4 UHS–I SDR25 モード
            5. 6.10.5.19.2.5 UHS–I SDR50 モード
            6. 6.10.5.19.2.6 UHS–I DDR50 モード
            7. 6.10.5.19.2.7 UHS–I SDR104 モード
        20. 6.10.5.20 CPTS
          1. 6.10.5.20.1 CPTS のタイミング要件
          2. 6.10.5.20.2 CPTS スイッチング特性
        21. 6.10.5.21 OSPI
          1. 6.10.5.21.1 OSPI PHY モード
            1. 6.10.5.21.1.1 データ トレーニングを伴う OSPI
              1. 6.10.5.21.1.1.1 OSPI のスイッチング特性 – データ トレーニング
            2. 6.10.5.21.1.2 データ トレーニングなし OSPI
              1. 6.10.5.21.1.2.1 OSPI のタイミング要件 – SDR モード
              2. 6.10.5.21.1.2.2 OSPI のスイッチング特性 – SDR モード
              3. 6.10.5.21.1.2.3 OSPI のタイミング要件 – DDR モード
              4. 6.10.5.21.1.2.4 OSPI のスイッチング特性 – DDR モード
          2. 6.10.5.21.2 OSPI タップ モード
            1. 6.10.5.21.2.1 OSPI タップ SDR のタイミング
            2. 6.10.5.21.2.2 OSPI タップ DDR のタイミング
        22. 6.10.5.22 PCIE
        23. 6.10.5.23 タイマ
          1. 6.10.5.23.1 タイマのタイミング要件
          2. 6.10.5.23.2 タイマのスイッチング特性
        24. 6.10.5.24 UART
          1. 6.10.5.24.1 UART のタイミング要件
          2. 6.10.5.24.2 UART スイッチング特性
        25. 6.10.5.25 USB
      6. 6.10.6 エミュレーションおよびデバッグ
        1. 6.10.6.1 トレース
        2. 6.10.6.2 JTAG
          1. 6.10.6.2.1 JTAG の電気的データおよびタイミング
            1. 6.10.6.2.1.1 JTAG のタイミング要件
            2. 6.10.6.2.1.2 JTAG スイッチング特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 ARM Cortex-A72
      2. 7.2.2 ARM Cortex-R5F
      3. 7.2.3 DSP C71x
      4. 7.2.4 DSP C66x
    3. 7.3 アクセラレータとコプロセッサ
      1. 7.3.1 GPU
      2. 7.3.2 VPAC
      3. 7.3.3 DMPAC
      4. 7.3.4 D5520MP2
      5. 7.3.5 VXE384MP2
    4. 7.4 その他のサブシステム
      1. 7.4.1 MSMC
      2. 7.4.2 NAVSS
        1. 7.4.2.1 NAVSS0
        2. 7.4.2.2 MCU_NAVSS
      3. 7.4.3 PDMA コントローラ
      4. 7.4.4 電源
      5. 7.4.5 ペリフェラル
        1. 7.4.5.1  ADC
        2. 7.4.5.2  ATL
        3. 7.4.5.3  CSI
          1. 7.4.5.3.1 カメラ ストリーミング インターフェイス レシーバ (CSI_RX_IF) および MIPI DPHY レシーバ (DPHY_RX)
          2. 7.4.5.3.2 カメラ ストリーミング インターフェイス トランスミッタ (CSI_TX_IF)
        4. 7.4.5.4  CPSW2G
        5. 7.4.5.5  CPSW9G
        6. 7.4.5.6  DCC
        7. 7.4.5.7  DDRSS
        8. 7.4.5.8  DSS
          1. 7.4.5.8.1 DSI
          2. 7.4.5.8.2 eDP
        9. 7.4.5.9  VPFE
        10. 7.4.5.10 eCAP
        11. 7.4.5.11 EPWM
        12. 7.4.5.12 ELM
        13. 7.4.5.13 ESM
        14. 7.4.5.14 eQEP
        15. 7.4.5.15 GPIO
        16. 7.4.5.16 GPMC
        17. 7.4.5.17 Hyperbus
        18. 7.4.5.18 I2C
        19. 7.4.5.19 I3C
        20. 7.4.5.20 MCAN
        21. 7.4.5.21 MCASP
        22. 7.4.5.22 MCRC コントローラ
        23. 7.4.5.23 MCSPI
        24. 7.4.5.24 MMC/SD
        25. 7.4.5.25 OSPI
        26. 7.4.5.26 PCIE
        27. 7.4.5.27 SerDes
        28. 7.4.5.28 WWDT
        29. 7.4.5.29 タイマ
        30. 7.4.5.30 UART
        31. 7.4.5.31 USB
        32. 7.4.5.32 UFS
  9. 8 アプリケーションと実装
    1. 8.1 電源マッピング
    2. 8.2 デバイスの接続およびレイアウトの基礎
      1. 8.2.1 電源のデカップリングおよび バルク コンデンサ
        1. 8.2.1.1 電源供給回路の実装ガイド
      2. 8.2.2 外部発振器
      3. 8.2.3 JTAG および EMU
      4. 8.2.4 リセット
      5. 8.2.5 未使用のピン
      6. 8.2.6 JacintoTM 7 デバイスのハードウェア設計ガイド
    3. 8.3 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.3.1 LPDDR4 基板の設計およびレイアウトのガイドライン
      2. 8.3.2 OSPI および QSPI 基板の設計およびレイアウト ガイドライン
        1. 8.3.2.1 ループバックなしおよび内部パッド ループバック
        2. 8.3.2.2 外部ボードのループバック
        3. 8.3.2.3 DQS (オクタル フラッシュ デバイスでのみ使用可能)
      3. 8.3.3 SERDES REFCLK 設計ガイドライン
      4. 8.3.4 USB VBUS 設計ガイドライン
      5. 8.3.5 システム電源監視設計ガイドライン
      6. 8.3.6 高速差動信号のルーティング ガイド
      7. 8.3.7 熱ソリューション ガイダンス
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALF|827
サーマルパッド・メカニカル・データ
発注情報

6.10.5.6 DDRSS

本デバイスの LPDDR4 メモリ インターフェイスの機能の詳細と追加の説明については、セクション 5.3「信号の説明」および セクション 7「詳細説明」内の対応するセクションを参照してください。

このデバイスには、LPDDR4 のための専用インターフェイスが搭載されています。JEDEC JESD209-4B 規格に準拠した LPDDR4 SDRAM デバイスをサポートし、以下に示す特長を備えています。

  • 外部 SDRAM メモリへの 32 ビット データ パス
  • メモリ デバイスの容量：2 つのチップ セレクトにより最大 8GB のアドレス空間を利用可能 (ランクごとに 4GB)
  • バイト モード、および、17 ビットを超える行アドレスを含むメモリはサポートしていない

表 6-52 および 図 6-55 に、DDRSS のスイッチング特性を示します。

表 6-52 DDRSS のスイッチング特性
番号 パラメータ DDR タイプ 最小値 最大値 単位
1 tc(DDR_CKP/DDR_CKN) サイクル時間、DDR0_CKP および DDR0_CKN LPDDR4 0.536 3.003 ns
TDA4VM-Q1 TDA4VM DDRSS メモリ インターフェイスのクロック タイミング図 6-55 DDRSS メモリ インターフェイスのクロック タイミング

詳細については、デバイスのテクニカル リファレンス マニュアルで「メモリ コントローラ」の章にある 「DDR サブシステム (DDRSS)」セクションを参照してください。