JAJSU33 April   2024 TMS320F28P550SJ , TMS320F28P559SJ-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 ピン多重化
      1. 5.4.1 GPIO 多重化ピン
      2. 5.4.2 ADC ピンのデジタル入力 (AIO)
      3. 5.4.3 ADC ピン上のデジタル入出力 (AGPIO)
      4. 5.4.4 GPIO 入力クロスバー
      5. 5.4.5 GPIO 出力クロスバー、CLB クロスバー、CLB 出力クロスバー、ePWM クロスバー
    5. 5.5 内部プルアップおよびプルダウン付きのピン
    6. 5.6 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 - 民生用
    3. 6.3  ESD 定格 - 車載用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 システム消費電流 - VREG イネーブル - 内部電源
      2. 6.5.2 システム消費電流 - VREG ディセーブル - 外部電源
      3. 6.5.3 動作モード テストの説明
      4. 6.5.4 消費電流の低減
        1. 6.5.4.1 ペリフェラル ディセーブル時の標準的な電流低減
    6. 6.6  電気的特性
    7. 6.7  PDT パッケージの熱抵抗特性
    8. 6.8  PZ パッケージの熱抵抗特性
    9. 6.9  PNA パッケージの熱抵抗特性
    10. 6.10 PM パッケージの熱抵抗特性
    11. 6.11 RSH パッケージの熱抵抗特性
    12. 6.12 熱設計の検討事項
    13. 6.13 システム
      1. 6.13.1  パワー マネージメント モジュール (PMM)
        1. 6.13.1.1 概要
        2. 6.13.1.2 概要
          1. 6.13.1.2.1 電源レール監視
            1. 6.13.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 6.13.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 6.13.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.13.1.2.2 外部監視回路の使用
          3. 6.13.1.2.3 遅延ブロック
          4. 6.13.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 6.13.1.2.5 VREGENZ
        3. 6.13.1.3 外付け部品
          1. 6.13.1.3.1 デカップリング・コンデンサ
            1. 6.13.1.3.1.1 VDDIO デカップリング
            2. 6.13.1.3.1.2 VDD デカップリング
        4. 6.13.1.4 電源シーケンス
          1. 6.13.1.4.1 電源ピンの一括接続
          2. 6.13.1.4.2 信号ピンの電源シーケンス
          3. 6.13.1.4.3 電源ピンの電源シーケンス
            1. 6.13.1.4.3.1 外部 VREG/VDD モード シーケンス
            2. 6.13.1.4.3.2 内部 VREG/VDD モード シーケンス
            3. 6.13.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 6.13.1.4.3.4 電源スルーレート
        5. 6.13.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 6.13.1.5.1 パワー マネージメント モジュールの動作条件
          2. 6.13.1.5.2 パワー マネージメント モジュールの特性
      2. 6.13.2  リセット・タイミング
        1. 6.13.2.1 リセット ソース
        2. 6.13.2.2 リセットの電気的データおよびタイミング
          1. 6.13.2.2.1 リセット - XRSn - タイミング要件
          2. 6.13.2.2.2 リセット - XRSn - スイッチング特性
          3. 6.13.2.2.3 リセットのタイミング図
      3. 6.13.3  クロック仕様
        1. 6.13.3.1 クロック・ソース
        2. 6.13.3.2 クロック周波数、要件、および特性
          1. 6.13.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.13.3.2.1.1 入力クロック周波数
            2. 6.13.3.2.1.2 XTAL 発振器の特性
            3. 6.13.3.2.1.3 外部クロック ソース (水晶振動子ではない) 使用時の X1 入力レベルの特性
            4. 6.13.3.2.1.4 X1 のタイミング要件
            5. 6.13.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.13.3.2.1.6 APLL の特性
            7. 6.13.3.2.1.7 XCLKOUT のスイッチング特性 - PLL バイパスまたはイネーブル
            8. 6.13.3.2.1.8 内部クロック周波数
        3. 6.13.3.3 入力クロックおよび PLL
        4. 6.13.3.4 XTAL 発振器
          1. 6.13.3.4.1 はじめに
          2. 6.13.3.4.2 概要
            1. 6.13.3.4.2.1 電気発振回路
              1. 6.13.3.4.2.1.1 動作モード
                1. 6.13.3.4.2.1.1.1 水晶動作モード
                2. 6.13.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.13.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.13.3.4.2.2 水晶振動子
            3. 6.13.3.4.2.3 GPIO 動作モード
          3. 6.13.3.4.3 機能動作
            1. 6.13.3.4.3.1 ESR – 等価直列抵抗
            2. 6.13.3.4.3.2 Rneg – 負性抵抗
            3. 6.13.3.4.3.3 起動時間
              1. 6.13.3.4.3.3.1 X1 / X2 事前条件
            4. 6.13.3.4.3.4 DL – 励振レベル
          4. 6.13.3.4.4 水晶振動子の選択方法
          5. 6.13.3.4.5 テスト
          6. 6.13.3.4.6 一般的な問題とデバッグのヒント
          7. 6.13.3.4.7 水晶発振回路の仕様
            1. 6.13.3.4.7.1 水晶発振器の電気的特性
            2. 6.13.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 6.13.3.4.7.3 水晶発振器のパラメータ
            4. 6.13.3.4.7.4 水晶発振器の電気的特性
        5. 6.13.3.5 内部発振器
          1. 6.13.3.5.1 INTOSC の特性
      4. 6.13.4  フラッシュ パラメータ
        1. 6.13.4.1 フラッシュ パラメータ 
      5. 6.13.5  RAM の仕様
      6. 6.13.6  ROM の仕様
      7. 6.13.7  エミュレーション / JTAG
        1. 6.13.7.1 JTAG の電気的データおよびタイミング
          1. 6.13.7.1.1 JTAG のタイミング要件
          2. 6.13.7.1.2 JTAG のスイッチング特性
          3. 6.13.7.1.3 JTAG のタイミング図
        2. 6.13.7.2 cJTAG の電気的データおよびタイミング
          1. 6.13.7.2.1 cJTAG のタイミング要件
          2. 6.13.7.2.2 cJTAG のスイッチング特性
          3. 6.13.7.2.3 cJTAG のタイミング図
      8. 6.13.8  GPIO の電気的データおよびタイミング
        1. 6.13.8.1 GPIO - 出力タイミング
          1. 6.13.8.1.1 汎用出力のスイッチング特性
          2. 6.13.8.1.2 汎用出力のタイミング図
        2. 6.13.8.2 GPIO - 入力タイミング
          1. 6.13.8.2.1 汎用入力のタイミング要件
          2. 6.13.8.2.2 サンプリング・モード
        3. 6.13.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 6.13.9  割り込み
        1. 6.13.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.13.9.1.1 外部割り込みのタイミング要件
          2. 6.13.9.1.2 外部割り込みのスイッチング特性
          3. 6.13.9.1.3 外部割り込みのタイミング
      10. 6.13.10 低消費電力モード
        1. 6.13.10.1 クロック・ゲーティング低消費電力モード
        2. 6.13.10.2 低消費電力モードのウェークアップ タイミング
          1. 6.13.10.2.1 アイドル モードのタイミング要件
          2. 6.13.10.2.2 アイドル モードのスイッチング特性
          3. 6.13.10.2.3 IDLE 開始および終了タイミング図
          4. 6.13.10.2.4 スタンバイ モードのタイミング要件
          5. 6.13.10.2.5 スタンバイ モードのスイッチング特性
          6. 6.13.10.2.6 STANDBY の開始 / 終了タイミング図
          7. 6.13.10.2.7 ホールト モードのタイミング要件
          8. 6.13.10.2.8 ホールト モードのスイッチング特性
          9. 6.13.10.2.9 HALT 開始および終了タイミング図
    14. 6.14 アナログ ペリフェラル
      1. 6.14.1 ブロック図
      2. 6.14.2 アナログ ピンと内部接続
      3. 6.14.3 アナログ信号の説明
      4. 6.14.4 A/D コンバータ (ADC)
        1. 6.14.4.1 ADC の構成可能性
          1. 6.14.4.1.1 信号モード
        2. 6.14.4.2 ADC の電気的データおよびタイミング
          1. 6.14.4.2.1 ADC の動作条件
          2. 6.14.4.2.2 ADC の特性
          3. 6.14.4.2.3 ‌ADC の INL と DNL
          4. 6.14.4.2.4 ADC 入力モデル
          5. 6.14.4.2.5 ADC のタイミング図
      5. 6.14.5 温度センサ
        1. 6.14.5.1 温度センサの電気的データおよびタイミング
          1. 6.14.5.1.1 温度センサの特性
      6. 6.14.6 コンパレータ・サブシステム (CMPSS)
        1. 6.14.6.1 CMPx_DACL
        2. 6.14.6.2 CMPSS 接続図
        3. 6.14.6.3 ブロック図
        4. 6.14.6.4 CMPSS の電気的データおよびタイミング
          1. 6.14.6.4.1 CMPSS コンパレータの電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.14.6.4.2 CMPSS DAC の静的電気特性
          4. 6.14.6.4.3 CMPSS の説明用グラフ
          5. 6.14.6.4.4 CMPx_DACL のバッファ付き出力の動作条件
          6. 6.14.6.4.5 CMPx_DACL のバッファ付き出力の電気的特性
      7. 6.14.7 バッファ付き D/A コンバータ (DAC)
        1. 6.14.7.1 バッファ付き DAC の電気的データおよびタイミング
          1. 6.14.7.1.1 バッファ付き DAC の動作条件
          2. 6.14.7.1.2 バッファ付き DAC の電気的特性
      8. 6.14.8 プログラマブル ゲイン アンプ (PGA)
        1. 6.14.8.1 PGA の電気的データおよびタイミング
          1. 6.14.8.1.1 PGA の動作条件
          2. 6.14.8.1.2 PGA の特性
    15. 6.15 制御ペリフェラル
      1. 6.15.1 拡張パルス幅変調器 (ePWM)
        1. 6.15.1.1 制御ペリフェラルの同期
        2. 6.15.1.2 ePWM の電気的データおよびタイミング
          1. 6.15.1.2.1 ePWM のタイミング要件
          2. 6.15.1.2.2 ePWM のスイッチング特性
          3. 6.15.1.2.3 トリップ ゾーン入力のタイミング
            1. 6.15.1.2.3.1 トリップ ゾーン入力のタイミング要件
            2. 6.15.1.2.3.2 PWM ハイ インピーダンス特性のタイミング図
      2. 6.15.2 高分解能パルス幅変調器 (HRPWM)
        1. 6.15.2.1 HRPWM の電気的データおよびタイミング
          1. 6.15.2.1.1 高分解能 PWM の特性
      3. 6.15.3 外部 ADC 変換開始の電気的データおよびタイミング
        1. 6.15.3.1 外部 ADC 変換開始のスイッチング特性
        2. 6.15.3.2 ADCSOCAO または ADCSOCBO のタイミング図
      4. 6.15.4 拡張キャプチャ (eCAP)
        1. 6.15.4.1 eCAP のブロック図
        2. 6.15.4.2 eCAP の同期
        3. 6.15.4.3 eCAP の電気的データおよびタイミング
          1. 6.15.4.3.1 eCAP のタイミング要件
          2. 6.15.4.3.2 eCAP のスイッチング特性
      5. 6.15.5 拡張直交エンコーダ・パルス (eQEP)
        1. 6.15.5.1 eQEP の電気的データおよびタイミング
          1. 6.15.5.1.1 eQEP のタイミング要件
          2. 6.15.5.1.2 eQEP のスイッチング特性
    16. 6.16 通信ペリフェラル
      1. 6.16.1 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      2. 6.16.2 I2C (Inter-Integrated Circuit)
        1. 6.16.2.1 I2C の電気的データおよびタイミング
          1. 6.16.2.1.1 I2C のタイミング要件
          2. 6.16.2.1.2 I2C のスイッチング特性
          3. 6.16.2.1.3 I2C のタイミング図
      3. 6.16.3 PMBus (Power Management Bus) インターフェイス
        1. 6.16.3.1 PMBus の電気的データおよびタイミング
          1. 6.16.3.1.1 PMBus の電気的特性
          2. 6.16.3.1.2 PMBus ファスト プラス モードのスイッチング特性
          3. 6.16.3.1.3 PMBus ファスト モードのスイッチング特性
          4. 6.16.3.1.4 PMBus スタンダード モードのスイッチング特性
      4. 6.16.4 シリアル通信インターフェイス (SCI)
      5. 6.16.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.16.5.1 SPI コントローラ・モードのタイミング
          1. 6.16.5.1.1 SPI コントローラ モードのタイミング要件
          2. 6.16.5.1.2 SPI コントローラ モードのスイッチング特性 - クロック位相 0
          3. 6.16.5.1.3 SPI コントローラ モードのスイッチング特性 - クロック位相 1
          4. 6.16.5.1.4 SPI コントローラ・モードのタイミング図
        2. 6.16.5.2 SPI ペリフェラル・モードのタイミング
          1. 6.16.5.2.1 SPI ペリフェラル モードのタイミング要件
          2. 6.16.5.2.2 SPI ペリフェラル モードのスイッチング特性
          3. 6.16.5.2.3 SPI ペリフェラル・モードのタイミング図
      6. 6.16.6 LIN (Local Interconnect Network)
      7. 6.16.7 高速シリアル インターフェイス (FSI)
        1. 6.16.7.1 FSI トランスミッタ
          1. 6.16.7.1.1 FSITX の電気的データおよびタイミング
            1. 6.16.7.1.1.1 FSITX のスイッチング特性
            2. 6.16.7.1.1.2 FSITX タイミング
        2. 6.16.7.2 FSI レシーバ
          1. 6.16.7.2.1 FSIRX の電気的データおよびタイミング
            1. 6.16.7.2.1.1 FSIRX のタイミング要件
            2. 6.16.7.2.1.2 FSIRX のスイッチング特性
            3. 6.16.7.2.1.3 FSIRX タイミング
        3. 6.16.7.3 FSI SPI 互換モード
          1. 6.16.7.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 6.16.7.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 6.16.7.3.1.2 FSITX SPI 信号モードのタイミング
      8. 6.16.8 ユニバーサル シリアル バス (USB)
        1. 6.16.8.1 USB の電気的データおよびタイミング
          1. 6.16.8.1.1 USB 入力ポート DP および DM のタイミング要件
          2. 6.16.8.1.2 USB 出力ポート DP および DM スイッチング特性
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  メモリ
      1. 7.3.1 メモリ マップ
        1. 7.3.1.1 専用 RAM (Mx RAM)
        2. 7.3.1.2 ローカル共有 RAM (LSx RAM)
        3. 7.3.1.3 グローバル共有 RAM (GSx RAM)
        4. 7.3.1.4 メッセージ RAM
      2. 7.3.2 制御補償器アクセラレータ (CLA) メモリ マップ
      3. 7.3.3 フラッシュ メモリ マップ
        1. 7.3.3.1 フラッシュ セクタのアドレス
      4. 7.3.4 ペリフェラル・レジスタのメモリ・マップ
    4. 7.4  識別
    5. 7.5  バス アーキテクチャ – ペリフェラル コネクティビティ
    6. 7.6  C28x プロセッサ
      1. 7.6.1 浮動小数点演算ユニット (FPU)
      2. 7.6.2 三角関数演算ユニット (TMU)
      3. 7.6.3 VCRC ユニット
    7. 7.7  制御補償器アクセラレータ (CLA)
    8. 7.8  組み込みのリアルタイム解析および診断 (ERAD)
    9. 7.9  ダイレクト メモリ アクセス (DMA)
    10. 7.10 デバイス ブート モード
      1. 7.10.1 デバイス ブートの構成
        1. 7.10.1.1 ブート モード ピンの構成
        2. 7.10.1.2 ブート モード テーブル オプションの設定
      2. 7.10.2 GPIO の割り当て
    11. 7.11 セキュリティ
      1. 7.11.1 チップの境界の保護
        1. 7.11.1.1 JTAGLOCK
        2. 7.11.1.2 ゼロピン・ブート
      2. 7.11.2 デュアル ゾーン セキュリティ
      3. 7.11.3 免責事項
    12. 7.12 ウォッチドッグ
    13. 7.13 C28x タイマ
    14. 7.14 デュアル・クロック・コンパレータ (DCC)
      1. 7.14.1 特長
      2. 7.14.2 DCCx クロック ソース入力のマッピング
    15. 7.15 構成可能ロジック・ブロック (CLB)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 TI リファレンス デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス命名規則
    2. 9.2 マーキング
    3. 9.3 ツールとソフトウェア
    4. 9.4 ドキュメントのサポート
    5. 9.5 サポート・リソース
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1.     テープおよびリール情報
    2.     トレイ

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PM|64
  • RSH|56
  • PZ|100
  • PDT|128
サーマルパッド・メカニカル・データ
発注情報

5.4.1 GPIO 多重化ピン

表 5-6 GPIO 多重化ピン
0、4、8、12 1 2 3 5 6 7 9 10 11 13 14 15 ALT
GPIO0 EPWM1_A OUTPUTXBAR7 SCIA_RX I2CA_SDA SPIA_PTE FSIRXA_CLK MCANA_RX CLB_OUTPUTXBAR8 EQEP1_INDEX EPWM3_A
GPIO1 EPWM1_B SCIA_TX I2CA_SCL SPIA_POCI EQEP1_STROBE MCANA_TX CLB_OUTPUTXBAR7 EPWM10_B EPWM3_B
GPIO2 EPWM2_A OUTPUTXBAR1 PMBUSA_SDA SPIA_PICO SCIA_TX FSIRXA_D1 I2CB_SDA EPWM10_A MCANB_TX EPWM4_A
GPIO3 EPWM2_B OUTPUTXBAR2 OUTPUTXBAR2 PMBUSA_SCL SPIA_CLK SCIA_RX FSIRXA_D0 I2CB_SCL MCANB_RX EPWM4_B
GPIO4 EPWM3_A I2CA_SCL MCANA_TX OUTPUTXBAR3 SPIB_CLK EQEP2_STROBE FSIRXA_CLK CLB_OUTPUTXBAR6 EPWM11_B SPIA_POCI EPWM1_A
GPIO5 EPWM3_B I2CA_SDA OUTPUTXBAR3 MCANA_RX SPIA_PTE FSITXA_D1 CLB_OUTPUTXBAR5 SCIA_RX EPWM1_B
GPIO6 EPWM4_A OUTPUTXBAR4 SYNCOUT EQEP1_A SPIB_POCI FSITXA_D0 FSITXA_D1 CLB_OUTPUTXBAR8 EPWM2_A
GPIO7 EPWM4_B EPWM2_A OUTPUTXBAR5 EQEP1_B SPIB_PICO FSITXA_CLK CLB_OUTPUTXBAR2 SCIA_TX MCANA_TX EPWM2_B
GPIO8 EPWM5_A ADCSOCAO EQEP1_STROBE SCIA_TX SPIA_PICO I2CA_SCL FSITXA_D1 CLB_OUTPUTXBAR5 EPWM11_A
GPIO9 EPWM5_B SCIB_TX OUTPUTXBAR6 EQEP1_INDEX SCIA_RX SPIA_CLK I2CA_SCL FSITXA_D0 LINA_RX PMBUSA_SCL I2CB_SCL EQEP3_B
GPIO10 EPWM6_A ADCSOCBO EQEP1_A SCIB_TX SPIA_POCI I2CA_SDA FSITXA_CLK LINA_TX EQEP3_STROBE CLB_OUTPUTXBAR4
GPIO11 EPWM6_B MCANA_RX OUTPUTXBAR7 EQEP1_B SCIB_RX SPIA_PTE FSIRXA_D1 LINA_RX EQEP2_A SPIA_PICO EQEP3_INDEX
GPIO12 EPWM7_A MCANA_RX EQEP1_STROBE SCIB_TX PMBUSA_CTL FSIRXA_D0 LINA_TX SPIA_CLK
GPIO13 EPWM7_B MCANA_TX EQEP1_INDEX SCIB_RX PMBUSA_ALERT FSIRXA_CLK LINA_RX SPIA_POCI
GPIO14 EPWM8_A SCIB_TX I2CB_SDA OUTPUTXBAR3 PMBUSA_SDA SPIB_CLK EQEP2_A LINA_TX EPWM3_A CLB_OUTPUTXBAR7
GPIO15 EPWM8_B SCIB_RX I2CB_SCL OUTPUTXBAR4 PMBUSA_SCL SPIB_PTE EQEP2_B LINA_RX EPWM3_B CLB_OUTPUTXBAR6
GPIO16 SPIA_PICO OUTPUTXBAR7 EPWM9_A SCIA_TX EQEP1_STROBE PMBUSA_SCL XCLKOUT EQEP2_B SPIB_POCI EQEP3_STROBE
GPIO17 SPIA_POCI OUTPUTXBAR8 EPWM9_B SCIA_RX EQEP1_INDEX PMBUSA_SDA MCANA_TX EPWM6_A
GPIO18 SPIA_CLK SCIB_TX MCANB_RX EPWM6_A I2CA_SCL EQEP2_A PMBUSA_CTL XCLKOUT LINA_TX EQEP3_INDEX X2
GPIO19 SPIA_PTE SCIB_RX MCANB_TX EPWM6_B I2CA_SDA EQEP2_B PMBUSA_ALERT CLB_OUTPUTXBAR1 LINA_RX X1
GPIO20 EQEP1_A EPWM12_A SPIB_PICO MCANA_TX ADCE_EXTMUXSEL0 I2CA_SCL SCIC_TX
GPIO21 EQEP1_B EPWM12_B SPIB_POCI MCANA_RX ADCE_EXTMUXSEL1 I2CA_SDA SCIC_RX
GPIO22 EQEP1_STROBE SCIB_TX SPIB_CLK LINA_TX CLB_OUTPUTXBAR1 LINA_TX EPWM4_A EQEP3_A
GPIO23 EQEP1_INDEX SCIB_RX SPIB_PTE LINA_RX CLB_OUTPUTXBAR3 LINA_RX EPWM12_A EPWM4_B USB0DM
GPIO24 OUTPUTXBAR1 EQEP2_A SPIA_PTE EPWM8_A SPIB_PICO LINA_TX PMBUSA_SCL SCIA_TX ERRORSTS EPWM9_A
GPIO25 OUTPUTXBAR2 EQEP2_B EQEP1_A SPIB_POCI FSITXA_D1 PMBUSA_SDA SCIA_RX EQEP3_A
GPIO26 OUTPUTXBAR3 EQEP2_INDEX OUTPUTXBAR3 SPIB_CLK FSITXA_D0 PMBUSA_CTL I2CA_SDA EQEP3_B
GPIO27 OUTPUTXBAR4 EQEP2_STROBE OUTPUTXBAR4 SPIB_PTE FSITXA_CLK PMBUSA_ALERT I2CA_SCL EQEP3_STROBE
GPIO28 SCIA_RX EPWM7_A OUTPUTXBAR5 EQEP1_A EQEP2_STROBE LINA_TX SPIB_CLK ERRORSTS I2CB_SDA
GPIO29 SCIA_TX EPWM7_B OUTPUTXBAR6 EQEP1_B EQEP2_INDEX LINA_RX SPIB_PTE ERRORSTS I2CB_SCL AUXCLKIN
GPIO30 SPIB_PICO OUTPUTXBAR7 EQEP1_STROBE FSIRXA_CLK MCANA_RX EPWM1_A EQEP3_INDEX
GPIO31 SPIB_POCI OUTPUTXBAR8 EQEP1_INDEX FSIRXA_D1 MCANA_TX EPWM1_B
GPIO32 I2CA_SDA EQEP1_INDEX SPIB_CLK EPWM8_B LINA_TX FSIRXA_D0 MCANB_TX PMBUSA_SDA ADCSOCBO
GPIO33 I2CA_SCL SPIB_PTE OUTPUTXBAR4 LINA_RX FSIRXA_CLK MCANB_RX EQEP2_B ADCSOCAO SCIC_RX
GPIO34 OUTPUTXBAR1 PMBUSA_SDA I2CB_SDA
GPIO35 SCIA_RX SPIA_POCI I2CA_SDA MCANB_RX PMBUSA_SCL LINA_RX EQEP1_A PMBUSA_CTL EPWM5_B TDI
GPIO37 OUTPUTXBAR2 SPIA_PTE I2CA_SCL SCIA_TX MCANB_TX LINA_TX EQEP1_B PMBUSA_ALERT EPWM5_A TDO
GPIO40 SPIB_PICO EPWM2_B PMBUSA_SDA FSIRXA_D0 SCIB_TX EQEP1_A LINA_TX CLB_OUTPUTXBAR4 EQEP3_STROBE
GPIO41 EPWM7_A EPWM2_A PMBUSA_SCL FSIRXA_D1 SCIB_RX EQEP1_B LINA_RX EPWM12_B SPIB_POCI USB0DP
GPIO42 LINA_RX OUTPUTXBAR5 PMBUSA_CTL I2CA_SDA SCIC_RX EQEP1_STROBE CLB_OUTPUTXBAR3
GPIO43 OUTPUTXBAR6 PMBUSA_ALERT I2CA_SCL SCIC_TX PMBUSA_ALERT EQEP1_INDEX CLB_OUTPUTXBAR4
GPIO44 OUTPUTXBAR7 EQEP1_A PMBUSA_SDA FSITXA_CLK PMBUSA_CTL CLB_OUTPUTXBAR3 FSIRXA_D0 LINA_TX
GPIO45 OUTPUTXBAR8 FSITXA_D0 PMBUSA_ALERT CLB_OUTPUTXBAR4
GPIO46 LINA_TX MCANA_TX FSITXA_D1 PMBUSA_SDA
GPIO47 LINA_RX MCANA_RX CLB_OUTPUTXBAR2 PMBUSA_SCL
GPIO48 OUTPUTXBAR3 MCANA_TX SCIA_TX PMBUSA_SDA
GPIO49 OUTPUTXBAR4 MCANA_RX SCIA_RX LINA_RX FSITXA_D0
GPIO50 EQEP1_A MCANA_TX SPIB_PICO I2CB_SDA FSITXA_D1
GPIO51 EQEP1_B MCANA_RX SPIB_POCI I2CB_SCL FSITXA_CLK
GPIO52 EQEP1_STROBE CLB_OUTPUTXBAR5 SPIB_CLK SYNCOUT FSIRXA_D0
GPIO53 EQEP1_INDEX CLB_OUTPUTXBAR6 SPIB_PTE ADCSOCAO MCANB_RX FSIRXA_D1
GPIO54 SPIA_PICO EQEP2_A OUTPUTXBAR2 ADCSOCBO LINA_TX FSIRXA_CLK
GPIO55 SPIA_POCI EQEP2_B OUTPUTXBAR3 ERRORSTS LINA_RX
GPIO56 SPIA_CLK CLB_OUTPUTXBAR7 MCANA_TX EQEP2_STROBE SCIB_TX SPIB_PICO I2CA_SDA EQEP1_A FSIRXA_D1
GPIO57 SPIA_PTE CLB_OUTPUTXBAR8 MCANA_RX EQEP2_INDEX SCIB_RX SPIB_POCI I2CA_SCL EQEP1_B FSIRXA_CLK
GPIO58 OUTPUTXBAR1 SPIB_CLK LINA_TX MCANB_TX EQEP1_STROBE FSIRXA_D0
GPIO59 OUTPUTXBAR2 SPIB_PTE LINA_RX MCANB_RX EQEP1_INDEX
GPIO60 EPWM12_B MCANA_TX OUTPUTXBAR3 SPIB_PICO
GPIO61 MCANA_RX OUTPUTXBAR4 SPIB_POCI MCANB_RX
GPIO62 EPWM10_A OUTPUTXBAR3 MCANA_TX SCIA_TX PMBUSA_SDA
GPIO63 EPWM10_B OUTPUTXBAR4 MCANA_RX SCIA_RX LINA_RX
GPIO64 SCIA_RX EPWM11_A EPWM7_A OUTPUTXBAR5 EQEP1_A EQEP2_STROBE LINA_TX SPIB_CLK ERRORSTS I2CB_SDA
GPIO65 EQEP1_A EPWM11_B SPIB_PICO MCANA_TX I2CA_SCL
GPIO66 EQEP1_B EPWM12_A SPIB_POCI MCANA_RX I2CA_SDA
GPIO67 EPWM7_B EPWM12_B MCANA_TX EQEP1_INDEX SCIB_RX PMBUSA_ALERT FSIRXA_CLK LINA_RX SPIA_POCI SCIC_RX
GPIO68 EPWM7_A EPWM3_A MCANA_RX EQEP1_STROBE SCIB_TX PMBUSA_CTL FSIRXA_D0 LINA_TX SPIA_CLK SCIC_TX
GPIO69 EPWM6_B EPWM3_B OUTPUTXBAR7 EQEP1_B SCIB_RX SPIA_PTE FSIRXA_D1 LINA_RX EQEP2_A SPIA_PICO EQEP3_INDEX
GPIO70 I2CA_SCL SPIB_PTE OUTPUTXBAR4 LINA_RX FSIRXA_CLK MCANA_RX EQEP2_B ADCSOCAO EQEP3_A
GPIO71 SPIA_PICO EPWM4_B OUTPUTXBAR7 EPWM9_A SCIA_TX EQEP1_STROBE PMBUSA_SCL XCLKOUT EQEP2_INDEX SPIB_POCI EQEP3_STROBE
GPIO72 SPIA_POCI EPWM5_A OUTPUTXBAR8 EPWM9_B SCIA_RX EQEP1_INDEX PMBUSA_SDA MCANA_TX EPWM6_A EQEP3_B
GPIO73 OUTPUTXBAR1 EPWM5_B SPIA_PTE EPWM8_A SPIB_PICO LINA_TX PMBUSA_SCL SCIA_TX ERRORSTS EPWM9_A
GPIO74 EPWM2_B ADCSOCAO MCANA_TX SPIA_POCI EQEP1_B
GPIO75 EPWM1_B LINA_RX EPWM6_A SPIA_CLK EQEP1_STROBE SCIC_RX
GPIO76 EPWM4_A OUTPUTXBAR2 SPIA_PTE MCANA_RX EQEP1_INDEX
GPIO77 EPWM1_A OUTPUTXBAR3 SPIA_PICO MCANA_TX EQEP1_A SCIC_TX
GPIO78 EPWM8_A EPWM3_A OUTPUTXBAR1 EPWM2_B FSITXA_CLK
GPIO79 EPWM8_B EPWM3_B MCANA_RX EPWM2_A I2CA_SDA PMBUSA_SCL
GPIO80 EPWM1_A OUTPUTXBAR7 SCIA_RX I2CB_SDA SPIA_PTE FSITXA_D0 MCANA_RX CLB_OUTPUTXBAR8 EQEP1_INDEX EPWM3_A
GPIO81 EPWM1_B OUTPUTXBAR6 SCIC_RX SPIB_CLK I2CB_SCL FSITXA_D1 MCANA_TX EQEP3_INDEX
GPIO211 EPWM10_A EQEP3_A
GPIO212 EPWM10_B EQEP3_B
GPIO213 EPWM11_A EQEP3_STROBE
GPIO214 EPWM11_B EQEP3_INDEX
GPIO215 EPWM7_B EQEP2_A
GPIO224 EPWM11_B OUTPUTXBAR3 SPIA_PICO EPWM1_A MCANA_TX EQEP1_A ADCE_EXTMUXSEL3 SCIC_TX
GPIO226 EPWM10_B LINA_RX EPWM6_A SPIA_CLK EPWM1_B EQEP1_STROBE ADCE_EXTMUXSEL1 SCIC_RX
GPIO227 I2CB_SCL EPWM3_A OUTPUTXBAR1 EPWM2_B
GPIO228 EPWM10_A ADCSOCAO MCANA_TX SPIA_POCI EPWM2_B EQEP1_B ADCE_EXTMUXSEL0
GPIO230 I2CB_SDA EPWM3_B MCANA_RX EPWM2_A I2CA_SDA PMBUSA_SCL
GPIO236 EPWM7_A EQEP1_INDEX EPWM12_A
GPIO242 EPWM11_A OUTPUTXBAR2 SPIA_PTE EPWM4_A MCANA_RX EQEP1_INDEX ADCE_EXTMUXSEL2
GPIO247 EPWM12_B
GPIO253 EPWM12_A
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