JAJSU33 April   2024 TMS320F28P550SJ , TMS320F28P559SJ-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 ピン多重化
      1. 5.4.1 GPIO 多重化ピン
      2. 5.4.2 ADC ピンのデジタル入力 (AIO)
      3. 5.4.3 ADC ピン上のデジタル入出力 (AGPIO)
      4. 5.4.4 GPIO 入力クロスバー
      5. 5.4.5 GPIO 出力クロスバー、CLB クロスバー、CLB 出力クロスバー、ePWM クロスバー
    5. 5.5 内部プルアップおよびプルダウン付きのピン
    6. 5.6 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 - 民生用
    3. 6.3  ESD 定格 - 車載用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 システム消費電流 - VREG イネーブル - 内部電源
      2. 6.5.2 システム消費電流 - VREG ディセーブル - 外部電源
      3. 6.5.3 動作モード テストの説明
      4. 6.5.4 消費電流の低減
        1. 6.5.4.1 ペリフェラル ディセーブル時の標準的な電流低減
    6. 6.6  電気的特性
    7. 6.7  PDT パッケージの熱抵抗特性
    8. 6.8  PZ パッケージの熱抵抗特性
    9. 6.9  PNA パッケージの熱抵抗特性
    10. 6.10 PM パッケージの熱抵抗特性
    11. 6.11 RSH パッケージの熱抵抗特性
    12. 6.12 熱設計の検討事項
    13. 6.13 システム
      1. 6.13.1  パワー マネージメント モジュール (PMM)
        1. 6.13.1.1 概要
        2. 6.13.1.2 概要
          1. 6.13.1.2.1 電源レール監視
            1. 6.13.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 6.13.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 6.13.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.13.1.2.2 外部監視回路の使用
          3. 6.13.1.2.3 遅延ブロック
          4. 6.13.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 6.13.1.2.5 VREGENZ
        3. 6.13.1.3 外付け部品
          1. 6.13.1.3.1 デカップリング・コンデンサ
            1. 6.13.1.3.1.1 VDDIO デカップリング
            2. 6.13.1.3.1.2 VDD デカップリング
        4. 6.13.1.4 電源シーケンス
          1. 6.13.1.4.1 電源ピンの一括接続
          2. 6.13.1.4.2 信号ピンの電源シーケンス
          3. 6.13.1.4.3 電源ピンの電源シーケンス
            1. 6.13.1.4.3.1 外部 VREG/VDD モード シーケンス
            2. 6.13.1.4.3.2 内部 VREG/VDD モード シーケンス
            3. 6.13.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 6.13.1.4.3.4 電源スルーレート
        5. 6.13.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 6.13.1.5.1 パワー マネージメント モジュールの動作条件
          2. 6.13.1.5.2 パワー マネージメント モジュールの特性
      2. 6.13.2  リセット・タイミング
        1. 6.13.2.1 リセット ソース
        2. 6.13.2.2 リセットの電気的データおよびタイミング
          1. 6.13.2.2.1 リセット - XRSn - タイミング要件
          2. 6.13.2.2.2 リセット - XRSn - スイッチング特性
          3. 6.13.2.2.3 リセットのタイミング図
      3. 6.13.3  クロック仕様
        1. 6.13.3.1 クロック・ソース
        2. 6.13.3.2 クロック周波数、要件、および特性
          1. 6.13.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.13.3.2.1.1 入力クロック周波数
            2. 6.13.3.2.1.2 XTAL 発振器の特性
            3. 6.13.3.2.1.3 外部クロック ソース (水晶振動子ではない) 使用時の X1 入力レベルの特性
            4. 6.13.3.2.1.4 X1 のタイミング要件
            5. 6.13.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.13.3.2.1.6 APLL の特性
            7. 6.13.3.2.1.7 XCLKOUT のスイッチング特性 - PLL バイパスまたはイネーブル
            8. 6.13.3.2.1.8 内部クロック周波数
        3. 6.13.3.3 入力クロックおよび PLL
        4. 6.13.3.4 XTAL 発振器
          1. 6.13.3.4.1 はじめに
          2. 6.13.3.4.2 概要
            1. 6.13.3.4.2.1 電気発振回路
              1. 6.13.3.4.2.1.1 動作モード
                1. 6.13.3.4.2.1.1.1 水晶動作モード
                2. 6.13.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.13.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.13.3.4.2.2 水晶振動子
            3. 6.13.3.4.2.3 GPIO 動作モード
          3. 6.13.3.4.3 機能動作
            1. 6.13.3.4.3.1 ESR – 等価直列抵抗
            2. 6.13.3.4.3.2 Rneg – 負性抵抗
            3. 6.13.3.4.3.3 起動時間
              1. 6.13.3.4.3.3.1 X1 / X2 事前条件
            4. 6.13.3.4.3.4 DL – 励振レベル
          4. 6.13.3.4.4 水晶振動子の選択方法
          5. 6.13.3.4.5 テスト
          6. 6.13.3.4.6 一般的な問題とデバッグのヒント
          7. 6.13.3.4.7 水晶発振回路の仕様
            1. 6.13.3.4.7.1 水晶発振器の電気的特性
            2. 6.13.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 6.13.3.4.7.3 水晶発振器のパラメータ
            4. 6.13.3.4.7.4 水晶発振器の電気的特性
        5. 6.13.3.5 内部発振器
          1. 6.13.3.5.1 INTOSC の特性
      4. 6.13.4  フラッシュ パラメータ
        1. 6.13.4.1 フラッシュ パラメータ 
      5. 6.13.5  RAM の仕様
      6. 6.13.6  ROM の仕様
      7. 6.13.7  エミュレーション / JTAG
        1. 6.13.7.1 JTAG の電気的データおよびタイミング
          1. 6.13.7.1.1 JTAG のタイミング要件
          2. 6.13.7.1.2 JTAG のスイッチング特性
          3. 6.13.7.1.3 JTAG のタイミング図
        2. 6.13.7.2 cJTAG の電気的データおよびタイミング
          1. 6.13.7.2.1 cJTAG のタイミング要件
          2. 6.13.7.2.2 cJTAG のスイッチング特性
          3. 6.13.7.2.3 cJTAG のタイミング図
      8. 6.13.8  GPIO の電気的データおよびタイミング
        1. 6.13.8.1 GPIO - 出力タイミング
          1. 6.13.8.1.1 汎用出力のスイッチング特性
          2. 6.13.8.1.2 汎用出力のタイミング図
        2. 6.13.8.2 GPIO - 入力タイミング
          1. 6.13.8.2.1 汎用入力のタイミング要件
          2. 6.13.8.2.2 サンプリング・モード
        3. 6.13.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 6.13.9  割り込み
        1. 6.13.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.13.9.1.1 外部割り込みのタイミング要件
          2. 6.13.9.1.2 外部割り込みのスイッチング特性
          3. 6.13.9.1.3 外部割り込みのタイミング
      10. 6.13.10 低消費電力モード
        1. 6.13.10.1 クロック・ゲーティング低消費電力モード
        2. 6.13.10.2 低消費電力モードのウェークアップ タイミング
          1. 6.13.10.2.1 アイドル モードのタイミング要件
          2. 6.13.10.2.2 アイドル モードのスイッチング特性
          3. 6.13.10.2.3 IDLE 開始および終了タイミング図
          4. 6.13.10.2.4 スタンバイ モードのタイミング要件
          5. 6.13.10.2.5 スタンバイ モードのスイッチング特性
          6. 6.13.10.2.6 STANDBY の開始 / 終了タイミング図
          7. 6.13.10.2.7 ホールト モードのタイミング要件
          8. 6.13.10.2.8 ホールト モードのスイッチング特性
          9. 6.13.10.2.9 HALT 開始および終了タイミング図
    14. 6.14 アナログ ペリフェラル
      1. 6.14.1 ブロック図
      2. 6.14.2 アナログ ピンと内部接続
      3. 6.14.3 アナログ信号の説明
      4. 6.14.4 A/D コンバータ (ADC)
        1. 6.14.4.1 ADC の構成可能性
          1. 6.14.4.1.1 信号モード
        2. 6.14.4.2 ADC の電気的データおよびタイミング
          1. 6.14.4.2.1 ADC の動作条件
          2. 6.14.4.2.2 ADC の特性
          3. 6.14.4.2.3 ‌ADC の INL と DNL
          4. 6.14.4.2.4 ADC 入力モデル
          5. 6.14.4.2.5 ADC のタイミング図
      5. 6.14.5 温度センサ
        1. 6.14.5.1 温度センサの電気的データおよびタイミング
          1. 6.14.5.1.1 温度センサの特性
      6. 6.14.6 コンパレータ・サブシステム (CMPSS)
        1. 6.14.6.1 CMPx_DACL
        2. 6.14.6.2 CMPSS 接続図
        3. 6.14.6.3 ブロック図
        4. 6.14.6.4 CMPSS の電気的データおよびタイミング
          1. 6.14.6.4.1 CMPSS コンパレータの電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.14.6.4.2 CMPSS DAC の静的電気特性
          4. 6.14.6.4.3 CMPSS の説明用グラフ
          5. 6.14.6.4.4 CMPx_DACL のバッファ付き出力の動作条件
          6. 6.14.6.4.5 CMPx_DACL のバッファ付き出力の電気的特性
      7. 6.14.7 バッファ付き D/A コンバータ (DAC)
        1. 6.14.7.1 バッファ付き DAC の電気的データおよびタイミング
          1. 6.14.7.1.1 バッファ付き DAC の動作条件
          2. 6.14.7.1.2 バッファ付き DAC の電気的特性
      8. 6.14.8 プログラマブル ゲイン アンプ (PGA)
        1. 6.14.8.1 PGA の電気的データおよびタイミング
          1. 6.14.8.1.1 PGA の動作条件
          2. 6.14.8.1.2 PGA の特性
    15. 6.15 制御ペリフェラル
      1. 6.15.1 拡張パルス幅変調器 (ePWM)
        1. 6.15.1.1 制御ペリフェラルの同期
        2. 6.15.1.2 ePWM の電気的データおよびタイミング
          1. 6.15.1.2.1 ePWM のタイミング要件
          2. 6.15.1.2.2 ePWM のスイッチング特性
          3. 6.15.1.2.3 トリップ ゾーン入力のタイミング
            1. 6.15.1.2.3.1 トリップ ゾーン入力のタイミング要件
            2. 6.15.1.2.3.2 PWM ハイ インピーダンス特性のタイミング図
      2. 6.15.2 高分解能パルス幅変調器 (HRPWM)
        1. 6.15.2.1 HRPWM の電気的データおよびタイミング
          1. 6.15.2.1.1 高分解能 PWM の特性
      3. 6.15.3 外部 ADC 変換開始の電気的データおよびタイミング
        1. 6.15.3.1 外部 ADC 変換開始のスイッチング特性
        2. 6.15.3.2 ADCSOCAO または ADCSOCBO のタイミング図
      4. 6.15.4 拡張キャプチャ (eCAP)
        1. 6.15.4.1 eCAP のブロック図
        2. 6.15.4.2 eCAP の同期
        3. 6.15.4.3 eCAP の電気的データおよびタイミング
          1. 6.15.4.3.1 eCAP のタイミング要件
          2. 6.15.4.3.2 eCAP のスイッチング特性
      5. 6.15.5 拡張直交エンコーダ・パルス (eQEP)
        1. 6.15.5.1 eQEP の電気的データおよびタイミング
          1. 6.15.5.1.1 eQEP のタイミング要件
          2. 6.15.5.1.2 eQEP のスイッチング特性
    16. 6.16 通信ペリフェラル
      1. 6.16.1 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      2. 6.16.2 I2C (Inter-Integrated Circuit)
        1. 6.16.2.1 I2C の電気的データおよびタイミング
          1. 6.16.2.1.1 I2C のタイミング要件
          2. 6.16.2.1.2 I2C のスイッチング特性
          3. 6.16.2.1.3 I2C のタイミング図
      3. 6.16.3 PMBus (Power Management Bus) インターフェイス
        1. 6.16.3.1 PMBus の電気的データおよびタイミング
          1. 6.16.3.1.1 PMBus の電気的特性
          2. 6.16.3.1.2 PMBus ファスト プラス モードのスイッチング特性
          3. 6.16.3.1.3 PMBus ファスト モードのスイッチング特性
          4. 6.16.3.1.4 PMBus スタンダード モードのスイッチング特性
      4. 6.16.4 シリアル通信インターフェイス (SCI)
      5. 6.16.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.16.5.1 SPI コントローラ・モードのタイミング
          1. 6.16.5.1.1 SPI コントローラ モードのタイミング要件
          2. 6.16.5.1.2 SPI コントローラ モードのスイッチング特性 - クロック位相 0
          3. 6.16.5.1.3 SPI コントローラ モードのスイッチング特性 - クロック位相 1
          4. 6.16.5.1.4 SPI コントローラ・モードのタイミング図
        2. 6.16.5.2 SPI ペリフェラル・モードのタイミング
          1. 6.16.5.2.1 SPI ペリフェラル モードのタイミング要件
          2. 6.16.5.2.2 SPI ペリフェラル モードのスイッチング特性
          3. 6.16.5.2.3 SPI ペリフェラル・モードのタイミング図
      6. 6.16.6 LIN (Local Interconnect Network)
      7. 6.16.7 高速シリアル インターフェイス (FSI)
        1. 6.16.7.1 FSI トランスミッタ
          1. 6.16.7.1.1 FSITX の電気的データおよびタイミング
            1. 6.16.7.1.1.1 FSITX のスイッチング特性
            2. 6.16.7.1.1.2 FSITX タイミング
        2. 6.16.7.2 FSI レシーバ
          1. 6.16.7.2.1 FSIRX の電気的データおよびタイミング
            1. 6.16.7.2.1.1 FSIRX のタイミング要件
            2. 6.16.7.2.1.2 FSIRX のスイッチング特性
            3. 6.16.7.2.1.3 FSIRX タイミング
        3. 6.16.7.3 FSI SPI 互換モード
          1. 6.16.7.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 6.16.7.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 6.16.7.3.1.2 FSITX SPI 信号モードのタイミング
      8. 6.16.8 ユニバーサル シリアル バス (USB)
        1. 6.16.8.1 USB の電気的データおよびタイミング
          1. 6.16.8.1.1 USB 入力ポート DP および DM のタイミング要件
          2. 6.16.8.1.2 USB 出力ポート DP および DM スイッチング特性
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  メモリ
      1. 7.3.1 メモリ マップ
        1. 7.3.1.1 専用 RAM (Mx RAM)
        2. 7.3.1.2 ローカル共有 RAM (LSx RAM)
        3. 7.3.1.3 グローバル共有 RAM (GSx RAM)
        4. 7.3.1.4 メッセージ RAM
      2. 7.3.2 制御補償器アクセラレータ (CLA) メモリ マップ
      3. 7.3.3 フラッシュ メモリ マップ
        1. 7.3.3.1 フラッシュ セクタのアドレス
      4. 7.3.4 ペリフェラル・レジスタのメモリ・マップ
    4. 7.4  識別
    5. 7.5  バス アーキテクチャ – ペリフェラル コネクティビティ
    6. 7.6  C28x プロセッサ
      1. 7.6.1 浮動小数点演算ユニット (FPU)
      2. 7.6.2 三角関数演算ユニット (TMU)
      3. 7.6.3 VCRC ユニット
    7. 7.7  制御補償器アクセラレータ (CLA)
    8. 7.8  組み込みのリアルタイム解析および診断 (ERAD)
    9. 7.9  ダイレクト メモリ アクセス (DMA)
    10. 7.10 デバイス ブート モード
      1. 7.10.1 デバイス ブートの構成
        1. 7.10.1.1 ブート モード ピンの構成
        2. 7.10.1.2 ブート モード テーブル オプションの設定
      2. 7.10.2 GPIO の割り当て
    11. 7.11 セキュリティ
      1. 7.11.1 チップの境界の保護
        1. 7.11.1.1 JTAGLOCK
        2. 7.11.1.2 ゼロピン・ブート
      2. 7.11.2 デュアル ゾーン セキュリティ
      3. 7.11.3 免責事項
    12. 7.12 ウォッチドッグ
    13. 7.13 C28x タイマ
    14. 7.14 デュアル・クロック・コンパレータ (DCC)
      1. 7.14.1 特長
      2. 7.14.2 DCCx クロック ソース入力のマッピング
    15. 7.15 構成可能ロジック・ブロック (CLB)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 TI リファレンス デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス命名規則
    2. 9.2 マーキング
    3. 9.3 ツールとソフトウェア
    4. 9.4 ドキュメントのサポート
    5. 9.5 サポート・リソース
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1.     テープおよびリール情報
    2.     トレイ

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PM|64
  • RSH|56
  • PZ|100
  • PDT|128
サーマルパッド・メカニカル・データ
発注情報

7.3.1 メモリ マップ

「メモリ マップ」表に、メモリ マップを示します。『TMS320F28P55x リアルタイム マイクロコントローラ テクニカル リファレンス マニュアル』のシステム制御の章にある「メモリ コントローラ モジュール」を参照してください。

表 7-1 メモリ マップ
メモリ SIZE (x16) 開始アドレス 終了アドレス CPU1.DMA アクセス CPU1.CLA1 データ アクセス CPU1.CLA1 プログラム アクセス ECC / パリティ セキュリティ 部品番号
M0 RAM 1024 0x0000_0000 0x0000_03FF - - - ECC - すべて
M1 RAM 1024 0x0000_0400 0x0000_07FF - - - ECC - すべて
PIE ベクタ テーブル 512 0x0000_0D00 0x0000_0EFF - - - パリティ - すべて
CLAtoCPU MSG RAM 128 0x0000_1480 0x0000_14FF - あり - パリティ - すべて
CPUtoCLA MSG RAM 128 0x0000_1500 0x0000_157F - あり - パリティ - すべて
CLAtoDMA MSG RAM 128 0x0000_1680 0x0000_16FF あり あり - パリティ - すべて
DMAtoCLA MSG RAM 128 0x0000_1700 0x0000_177F あり あり - パリティ - すべて
‌LS8 RAM - CLA Prog 8192 0x0000_4000 0x0000_5FFF - - あり パリティ あり F28P559SJ9-Q1、F28P550SJ9、F28P559SG9-Q1、F28P550SG9、F28P550SG8、F28P559SG8-Q1、F28P559SJ6-Q1、F28P550SJ6
‌LS9 RAM - CLA プログラム 8192 0x0000_6000 0x0000_7FFF - - あり パリティ あり F28P559SJ9-Q1、F28P550SJ9、F28P559SG9-Q1、F28P550SG9、F28P550SG8、F28P559SG8-Q1、F28P559SJ6-Q1、F28P550SJ6
LS0 RAM 2048 0x0000_8000 0x0000_87FF - あり あり パリティ あり すべて
LS1 RAM 2048 0x0000_8800 0x0000_8FFF - あり あり パリティ あり すべて
LS2 RAM 2048 0x0000_9000 0x0000_97FF - あり あり パリティ あり すべて
LS3 RAM 2048 0x0000_9800 0x0000_9FFF - あり あり パリティ あり すべて
LS4 RAM 2048 0x0000_A000 0x0000_A7FF - あり あり パリティ あり すべて
LS5 RAM 2048 0x0000_A800 0x0000_AFFF - あり あり パリティ あり すべて
LS6 RAM 2048 0x0000_B000 0x0000_B7FF - あり あり パリティ あり すべて
LS7 RAM 2048 0x0000_B800 0x0000_BFFF - あり あり パリティ あり すべて
GS0 RAM 8192 0x0000_C000 0x0000_DFFF あり - - パリティ - すべて
GS1 RAM 8192 0x0000_E000 0x0000_FFFF あり - - パリティ - すべて
CLA データ ROM 4096 0x0000_F000 0x0000_FFFF - あり - パリティ - F28P559SJ9-Q1、F28P550SJ9、F28P559SG9-Q1、F28P550SG9、F28P550SG8、F28P559SG8-Q1、F28P559SJ6-Q1、F28P550SJ6
GS2 RAM 8192 0x0001_0000 0x0001_1FFF あり - - パリティ - F28P559SJ9-Q1、F28P550SJ9、F28P559SJ2-Q1、F28P559SJ6-Q1、F28P550SJ6
GS3 RAM 8192 0x0001_2000 0x0001_3FFF あり - - パリティ - F28P559SJ9-Q1、F28P550SJ9、F28P559SJ2-Q1、F28P559SJ6-Q1、F28P550SJ6
LS8 RAM - CPU 8192 0x0001_4000 0x0001_5FFF - - - パリティ あり F28P559SJ9-Q1、F28P550SJ9、F28P559SG9-Q1、F28P550SG9、F28P559SG8-Q1、F28P559SG2-Q1、F28P559SJ2-Q1、F28P550SG8、F28P559SJ6-Q1、F28P550SJ6
LS9 RAM - CPU 8192 0x0001_6000 0x0001_7FFF - - - パリティ あり F28P559SJ9-Q1、F28P550SJ9、F28P559SG9-Q1、F28P550SG9、F28P559SG8-Q1、F28P559SG2-Q1、F28P559SJ2-Q1、F28P550SG8、F28P559SJ6-Q1、F28P550SJ6
USB RAM 2048 0x0004_1000 0x0004_17FF あり - - - - F28P559SJ9-Q1、F28P550SJ9、F28P559SG9-Q1、F28P550SG9、F28P559SJ6-Q1、F28P550SJ6
MCANA メッセージ RAM (CPU アクセス モード) 2048 0x0005_8000 0x0005_87FF あり - - ECC - すべて
MCANA メッセージ RAM (ペリフェラル モード) 4096 0x0005_8000 0x0005_8FFF あり - - ECC - すべて
MCANB メッセージ RAM (ペリフェラル モード) 4096 0x0005_A000 0x0005_AFFF あり - - ECC - すべて
MCANB メッセージ RAM (CPU アクセス モード) 2048 0x0005_A000 0x0005_A7FF あり - - ECC - すべて
TI OTP バンク 0 1536 0x0007_2000 0x0007_25FF - - - ECC - すべて
UID_REGS 6 0x0007_2172 0x0007_2177 - - - ECC - すべて
TI OTP バンク 1 1536 0x0007_3000 0x0007_35FF - - - ECC - F28P559SJ9-Q1、F28P550SJ9、F28P559SJ2-Q1、F28P559SJ6-Q1、F28P550SJ6
TI OTP バンク 2 1536 0x0007_4000 0x0007_45FF - - - ECC - すべて
TI OTP バンク 3 1536 0x0007_5000 0x0007_55FF - - - ECC - F28P559SJ9-Q1、F28P550SJ9、F28P559SJ2-Q1、F28P559SJ6-Q1、F28P550SJ6
TI OTP バンク 4 1536 0x0007_6000 0x0007_65FF - - - ECC - F28P559SJ9-Q1,F28P550SJ9,F28P559SJ2-Q1,F28P559SJ6-Q1,F28P550SJ6,F28P559SG9-Q1,F28P550SG9
DCSM BANK0 Z1 OTP 512 0x0007_8000 0x0007_81FF - - - ECC あり すべて
DCSM BANK0 Z2 OTP 512 0x0007_8200 0x0007_83FF - - - ECC あり すべて
ユーザー OTP バンク 1 1024 0x0007_8800 0x0007_8BFF - - - ECC - F28P559SJ9-Q1、F28P550SJ9、F28P559SJ2-Q1、F28P559SJ6-Q1、F28P550SJ6
ユーザー OTP バンク 2 1024 0x0007_9000 0x0007_93FF - - - ECC - すべて
ユーザー OTP バンク 3 1024 0x0007_9800 0x0007_9BFF - - - ECC - F28P559SJ9-Q1、F28P550SJ9、F28P559SJ2-Q1、F28P559SJ6-Q1、F28P550SJ6
ユーザー OTP バンク 4 1024 0x0007_A000 0x0007_A3FF - - - ECC - F28P559SG9-Q1、F28P550SG9
フラッシュ バンク 0 131072 0x0008_0000 0x0009_FFFF - - - ECC あり すべて
フラッシュ バンク 1 131072 0x000A_0000 0x000B_FFFF - - - ECC あり F28P559SJ9-Q1、F28P550SJ9、F28P559SJ2-Q1、F28P559SJ6-Q1、F28P550SJ6
フラッシュ バンク 2 131072 0x000C_0000 0x000D_FFFF - - - ECC あり すべて
フラッシュ バンク 3 131072 0x000E_0000 0x000F_FFFF - - - ECC あり F28P559SJ9-Q1、F28P550SJ9、F28P559SJ2-Q1、F28P559SJ6-Q1、F28P550SJ6
フラッシュ バンク 4 32768 0x0010_0000 0x0010_7FFF - - - ECC あり F28P559SJ9-Q1、F28P550SJ9、F28P559SJ2-Q1、F28P559SJ6-Q1、F28P550SJ6、F28P559SG9-Q1、F28P550SG9
‌Z1 セキュア ブート機能 3072 0x003F_4000 0x003F_4BFF - - - パリティ あり すべて
Z1 安全機能 1536 0x003F_4C00 0x003F_51FF - - - パリティ あり すべて
Z2 安全機能 1536 0x003F_5600 0x003F_5BFF - - - パリティ あり すべて
CPU STL 9216 0x003F_5C00 0x003F_7FFF - - - パリティ - すべて
ブート ROM 32768 0x003F_8000 0x003F_FFFF - - - パリティ - すべて
PIE ベクタ テーブル スワップ 512 0x0100_0900 0x0100_0AFF - - - パリティ - すべて
CLA データ ROM (CPU 割り当て) 4096 0x0100_1000 0x0100_1FFF - - - パリティ - F28P559SJ9-Q1、F28P550SJ9、F28P559SG9-Q1、F28P550SG9、F28P550SG8、F28P559SG8-Q1、F28P559SJ6-Q1、F28P550SJ6
TI OTP バンク 0 ECC 192 0x0107_0400 0x0107_04BF - - - - - すべて
TI OTP バンク 1 ECC 192 0x0107_0600 0x0107_06BF - - - - - F28P559SJ9-Q1、F28P550SJ9、F28P559SJ2-Q1、F28P559SJ6-Q1、F28P550SJ6
TI OTP バンク 2 ECC 192 0x0107_0800 0x0107_08BF - - - - - すべて
TI OTP バンク 3 ECC 192 0x0107_0A00 0x0107_0ABF - - - - - F28P559SJ9-Q1、F28P550SJ9、F28P559SJ2-Q1、F28P559SJ6-Q1、F28P550SJ6
TI OTP バンク 4 ECC 192 0x0107_0C00 0x0107_0CBF - - - - - F28P559SJ9-Q1,F28P550SJ9,F28P559SJ2-Q1,F28P559SJ6-Q1,F28P550SJ6,F28P559SG9-Q1,F28P550SG9