JAJSOK5R March   2011  – August 2026 TUSB7320 , TUSB7340

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  3.3V I/O の電気的特性
    6. 5.6  入力クロックの仕様
    7. 5.7  入力クロック 1.8V DC の特性
    8. 5.8  水晶振動子の仕様
    9. 5.9  TUSB7320 の消費電力
    10. 5.10 TUSB7340 の消費電力
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 PHY 制御
        1. 6.3.1.1 出力電圧スイング制御
          1. 6.3.1.1.1 ディエンファシス制御
        2. 6.3.1.2 アダプティブ イコライザ
      2. 6.3.2 入力クロック
        1. 6.3.2.1 クロック ソースの要件
        2. 6.3.2.2 外部クロック
        3. 6.3.2.3 外部水晶振動子
    4. 6.4 プログラミング
      1. 6.4.1 2 線式シリアルバス インターフェイス
        1. 6.4.1.1 シリアルバス インターフェイスの実装
        2. 6.4.1.2 シリアルバス インターフェイス プロトコル
        3. 6.4.1.3 シリアル バス EEPROM アプリケーション
      2. 6.4.2 システム管理割り込み
  8. 7 アプリケーションと実装
    1. 7.1 使用上の注意
      1. 7.1.1 特長
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1 アップストリームの実装実施
        2. 7.2.2.2 ダウンストリーム ポートの実装
        3. 7.2.2.3 PCI Express コネクタ
        4. 7.2.2.4 1.1V レギュレータ
        5. 7.2.2.5 5V VBUS オプション
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
      1. 7.3.1 パワーアップおよびパワーダウン シーケンシング
        1. 7.3.1.1 パワーアップ シーケンス
        2. 7.3.1.2 電源オフ シーケンス
      2. 7.3.2 PCI Express パワー マネージメント
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
        1. 7.4.1.1 高速差動の配線
        2. 7.4.1.2 SuperSpeed 差動配線
      2. 7.4.2 レイアウト例
  9. 8 レジスタ マップ
    1. 8.1 クラシック PCI 構成設定スペース
      1. 8.1.1  PCI 構成マップ
      2. 8.1.2  ベンダ ID レジスタ
      3. 8.1.3  Device ID レジスタ
      4. 8.1.4  コマンド レジスタ
      5. 8.1.5  ステータス レジスタ
      6. 8.1.6  クラス コードおよびリビジョン ID レジスタ
      7. 8.1.7  キャッシュ ライン サイズ レジスタ
      8. 8.1.8  レイテンシ タイマ レジスタ
      9. 8.1.9  ヘッダー タイプ レジスタ
      10. 8.1.10 BIST レジスタ
      11. 8.1.11 ベース アドレス レジスタ 0
      12. 8.1.12 ベース アドレス レジスタ 1
      13. 8.1.13 ベース アドレス レジスタ 2
      14. 8.1.14 ベース アドレス レジスタ 3
      15. 8.1.15 サブシステム ベンダ ID レジスタ
      16. 8.1.16 サブシステム ID レジスタ
      17. 8.1.17 機能ポインタ レジスタ
      18. 8.1.18 割り込みライン レジスタ
      19. 8.1.19 割り込みピン レジスタ
      20. 8.1.20 最小グラント レジスタ
      21. 8.1.21 最大レイテンシ レジスタ
      22. 8.1.22 機能 ID レジスタ
      23. 8.1.23 次の項目ポインタ レジスタ
      24. 8.1.24 パワー マネージメント 機能レジスタ
      25. 8.1.25 パワー マネージメント制御 / ステータス レジスタ
      26. 8.1.26 パワー マネージメント ブリッジ サポート拡張レジスタ
      27. 8.1.27 パワー マネージメント データ レジスタ
      28. 8.1.28 MSI 機能 ID レジスタ
      29. 8.1.29 次の項目ポインタ レジスタ
      30. 8.1.30 MSI メッセージ制御レジスタ
      31. 8.1.31 MSI 下位メッセージ アドレス レジスタ
      32. 8.1.32 MSI 上位メッセージ アドレス レジスタ
      33. 8.1.33 MSI メッセージ データ レジスタ
      34. 8.1.34 シリアル バス リリース番号レジスタ (SBRN)
      35. 8.1.35 フレーム長調整レジスタ (FLADJ)
      36. 8.1.36 PCI Express 機能 ID レジスタ
      37. 8.1.37 次の項目ポインタ レジスタ
      38. 8.1.38 PCI Express 機能レジスタ
      39. 8.1.39 デバイス機能レジスタ
      40. 8.1.40 デバイス制御レジスタ
      41. 8.1.41 デバイス ステータス レジスタ
      42. 8.1.42 リンク機能レジスタ
      43. 8.1.43 リンク制御レジスタ
      44. 8.1.44 リンク ステータス レジスタ
      45. 8.1.45 デバイス機能 2 レジスタ
      46. 8.1.46 デバイス制御 2 レジスタ
      47. 8.1.47 リンク制御 2 レジスタ
      48. 8.1.48 リンク ステータス 2 レジスタ
      49. 8.1.49 シリアル バス データ レジスタ
      50. 8.1.50 シリアル バス インデックス レジスタ
      51. 8.1.51 シリアル バス ターゲット アドレス レジスタ
      52. 8.1.52 シリアル バス制御およびステータス レジスタ
      53. 8.1.53 GPIO 制御レジスタ
      54. 8.1.54 GPIO データ レジスタ
      55. 8.1.55 MSI-X 機能 ID レジスタ
      56. 8.1.56 次の項目ポインタ レジスタ
      57. 8.1.57 MSI-X メッセージ制御レジスタ
      58. 8.1.58 MSI-X テーブル オフセットおよび BIR レジスタ
      59. 8.1.59 MSI-X PBA オフセットおよび BIR レジスタ
      60. 8.1.60 サブシステム アクセス レジスタ
      61. 8.1.61 汎用制御 0 レジスタ
      62. 8.1.62 汎用制御 1 レジスタ
      63. 8.1.63 汎用制御 2 レジスタ
      64. 8.1.64 USB 制御レジスタ
      65. 8.1.65 ディエンファシスおよびスイング制御レジスタ
      66. 8.1.66 イコライザ制御レジスタ
      67. 8.1.67 カスタム PHY 送信 / 受信制御レジスタ
    2. 8.2 PCI Express 拡張構成空間
      1. 8.2.1  PCI Express 拡張構成マップ
      2. 8.2.2  高度なエラー報告機能レジスタ
      3. 8.2.3  次の機能オフセット / 機能バージョン レジスタ
      4. 8.2.4  訂正不可能エラー ステータス レジスタ
      5. 8.2.5  訂正不可能エラー マスク レジスタ
      6. 8.2.6  訂正不可能エラー重大度レジスタ
      7. 8.2.7  訂正可能エラー重大度レジスタ
      8. 8.2.8  訂正可能エラー マスク レジスタ
      9. 8.2.9  高度なエラー機能と制御レジスタ
      10. 8.2.10 ヘッダー ログ レジスタ
      11. 8.2.11 デバイス シリアル番号機能 ID レジスタ
      12. 8.2.12 次の機能オフセット / 機能バージョン レジスタ
      13. 8.2.13 デバイス シリアル番号レジスタ
    3. 8.3 xHCI メモリ マップ レジスタ空間
      1. 8.3.1 xHCI レジスタ マップ
      2. 8.3.2 ホスト コントローラ機能レジスタ
        1. 8.3.2.1 機能レジスタ長
        2. 8.3.2.2 ホスト コントローラ インターフェイスのバージョン番号
        3. 8.3.2.3 ホスト コントローラ構造パラメータ 1
        4. 8.3.2.4 ホスト コントローラ構造パラメータ 2
        5. 8.3.2.5 ホスト コントローラ構造パラメータ 3
        6. 8.3.2.6 ホスト コントローラの機能パラメータ
        7. 8.3.2.7 ドアベル オフセット
        8. 8.3.2.8 ランタイム レジスタ空間オフセット
      3. 8.3.3 ホスト コントローラ動作レジスタ
        1. 8.3.3.1  USB コマンド レジスタ
        2. 8.3.3.2  USB コマンド レジスタ
        3. 8.3.3.3  USB ステータス レジスタ
        4. 8.3.3.4  ページ サイズ レジスタ
        5. 8.3.3.5  デバイス通知制御レジスタ
        6. 8.3.3.6  コマンド リング制御レジスタ
        7. 8.3.3.7  デバイス コンテキスト ベース アドレス アレイ ポインタ レジスタ
        8. 8.3.3.8  構成レジスタ
        9. 8.3.3.9  ポートステータスおよび制御レジスタ
        10. 8.3.3.10 ポート PM ステータスおよび制御レジスタ (USB 3.0 ポート)
        11. 8.3.3.11 ポート PM ステータスおよび制御レジスタ (USB 2.0 ポート)
        12. 8.3.3.12 ポート リンク情報レジスタ
      4. 8.3.4 ホスト コントローラ ランタイム レジスタ
        1. 8.3.4.1 マイクロフレーム インデックス レジスタ
        2. 8.3.4.2 インタラプタ管理レジスタ
        3. 8.3.4.3 インタラプタ モデレーション レジスタ
        4. 8.3.4.4 イベント リング セグメント テーブル サイズ レジスタ
        5. 8.3.4.5 イベント リング セグメント テーブル ベース アドレス レジスタ
        6. 8.3.4.6 イベント リング デキュー ポインタ レジスタ
      5. 8.3.5 ホスト コントローラ ドアベル レジスタ
      6. 8.3.6 xHCI 拡張機能レジスタ
        1. 8.3.6.1 USB レガシー サポート機能レジスタ
        2. 8.3.6.2 USB レガシー サポート制御 / ステータス レジスタ
        3. 8.3.6.3 xHCI サポート プロトコル機能レジスタ (USB 2.0)
        4. 8.3.6.4 xHCI サポート プロトコル名文字列レジスタ (USB 2.0)
        5. 8.3.6.5 xHCI サポート プロトコル ポート レジスタ (USB 2.0)
        6. 8.3.6.6 xHCI サポート プロトコル機能レジスタ (USB 3.0)
        7. 8.3.6.7 xHCI サポート プロトコル名文字列レジスタ (USB 3.0)
        8. 8.3.6.8 xHCI サポート プロトコル ポート レジスタ (USB 3.0)
    4. 8.4 MSI-X メモリ マップ レジスタ空間
      1. 8.4.1 メモリ マップド レジスタ空間の MSI-X テーブルと PBA
    5. 8.5 メモリ マップド レジスタ空間の MSI-X テーブルと PBA
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 デバイス サポート
      1. 9.2.1 サード・パーティ製品に関する免責事項
      2. 9.2.2 デバイスの命名規則
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.4.1.2 シリアルバス インターフェイス プロトコル

すべてのデータ転送は、シリアルバス コントローラによって開始されます。データ転送の開始は、開始条件で示されます。図 6-3に示すように、SCL が High 状態のときに SDA ラインが Low 状態に遷移すると通知されます。要求されたデータ転送の終了は、停止条件によって示されます。この条件は、図 6-3に示すように、SCL が High 状態のときに SDA が Low から High に遷移することで通知されます。SCL 信号が High 状態の間、SDA のデータは安定している必要があります。SCL が High 状態の間に SDA 信号が変化すると、制御信号、つまり開始条件または停止条件として解釈されるためです。

TUSB7320 TUSB7340 シリアルバスの開始 / 停止条件とビット転送図 6-3 シリアルバスの開始 / 停止条件とビット転送

データは 8 ビット単位でシリアル転送されます。データ転送動作中、送信される正確なバイト数は無制限です。ただし、データ転送動作を継続するには、各バイトの後にアクノリッジ ビットが続きます。アクノリッジ (ACK) は、データ バイト レシーバが SDA 信号を Low にプルすることで示され、SCL 信号が High 状態の間も Low に維持されます。図 6-4にアクノリッジ プロトコルを示します。

TUSB7320 TUSB7340 シリアルバス プロトコル アクノリッジ図 6-4 シリアルバス プロトコル アクノリッジ

ホスト コントローラは、シングル バイトの読み取り、シングル バイトの書き込み、マルチ バイトの読み取りという 3 つの基本的なシリアルバスの動作を実行します。シングル バイト動作はソフトウェア制御で行われます。マルチバイト読み取り動作は、PCI Express リセット直後にシリアル EEPROM 初期化回路によって実行されます。ホスト コントローラがサブシステム識別情報と他のレジスタ デフォルトをシリアルバス EEPROM から自動的にロードする方法の詳細については、TUSB7340 の消費電力「シリアルバス EEPROM アプリケーション」を参照してください。

図 6-5に、シングル バイトの書き込みを示します。ホストコントローラは開始条件を発行し、7 ビットのターゲット デバイス アドレスを送信し、R/W コマンドビットは 0b と等しくなります。R/W コマンドビットに 0b がある場合、データ転送が書き込みであることを示します。ターゲット デバイスは、ターゲット アドレスを認識するとアクノリッジします。ホスト コントローラによってアクノリッジが受信されない場合、シリアルバス制御およびステータス レジスタにビット 1 (SB_ERR) が設定されます (PCI オフセット BCh、シリアル バス制御およびステータス レジスタを参照)。次に、EEPROM ワード アドレスがホスト コントローラから送信され、別のターゲット アクノリッジが期待されます。次に、ホスト コントローラはデータ バイトの MSB を最初に送信し、停止条件を発行する前に、最後のアクノリッジを想定します。

TUSB7320 TUSB7340 シリアルバス プロトコル – バイト書き込み図 6-5 シリアルバス プロトコル – バイト書き込み

図 6-6に、シングル バイトの読み取りを示します。ホストコントローラは開始条件を発行し、7 ビットのターゲット デバイス アドレスを送信します。その際、R/W コマンドビットは 0b (書き込み) となります。ターゲット デバイスは、ターゲット アドレスを認識するとアクノリッジします。次に、EEPROM ワード アドレスがホスト コントローラから送信され、別のターゲット アクノリッジが期待されます。次に、ホスト コントローラは再起動条件を発行してから 7 ビットのターゲット アドレスを送信し、R/W コマンド ビットが 1b (読み取り) と等しくなります。再び、ターゲット デバイスはアクノリッジで応答します。次に、ターゲット デバイスは 8 ビット データ バイトを MSB から順に送信します。これは 1 バイトの読み取りなので、ホスト コントローラは応答なし (ロジック High) で応答し、最後のデータ バイトを示します。最後に、ホスト コントローラは停止条件を発行します。

TUSB7320 TUSB7340 シリアルバス プロトコル – バイト読み取り図 6-6 シリアルバス プロトコル – バイト読み取り

図 6-7に、マルチバイト シリアル EEPROM ダウンロード中のシリアル インターフェイス プロトコルを示します。シリアルバス プロトコルは、1 バイトの読み取りとまったく同じ手順で開始されます。唯一の違いは、複数のデータ バイトが転送されることです。転送されるデータ バイトの数は、ホスト コントローラによって制御されます。各データ バイトの後、さらに多くのデータ バイトが要求されると、ホスト コントローラはアクノリッジ (ロジック Low) を発行します。ホスト コントローラ アクノリッジなし (ロジック High) に続いて停止条件が発生すると、転送が終了します。

TUSB7320 TUSB7340 シリアルバス プロトコル – マルチバイト読み取り図 6-7 シリアルバス プロトコル – マルチバイト読み取り

シリアルバス制御およびステータス レジスタのビット 7 (PROT_SEL) は、シリアルバス プロトコルを変更します。前述の 3 つのシリアルバス プロトコルの図はそれぞれ、PROT_SEL ビットのデフォルト (ロジック Low) を示しています。この制御ビットがアサートされると、ワード アドレスと対応するアクノリッジがシリアルバス プロトコルから削除されます。この機能により、システム設計者は外付け EEPROM デバイスを選択するときに、2 番目のシリアルバス プロトコルのオプションを選択できます。