JADU152A November   2022  – July 2026 DRA821U , DRA821U-Q1 , TPS6594-Q1

 

  1.   1
  2.   説明
  3.   リソース
  4.   特長
  5.   アプリケーション
  6. 1 システムの説明
  7. 2 主な使用製品
    1. 2.1 デバイス バージョン
  8. 3 プロセッサの接続
    1. 3.1 電源マッピング
    2. 3.2 制御マッピング
  9. 4 機能安全システムのサポート
    1. 4.1 ASIL-B システム要件の達成
    2. 4.2 ASIL-D までのシステム要件の達成
  10. 5 静的 NVM 設定
    1. 5.1  アプリケーションベースの設定
    2. 5.2  デバイスの識別設定
    3. 5.3  BUCK の設定
    4. 5.4  LDO の設定
    5. 5.5  VCCA の設定
    6. 5.6  GPIO の設定
    7. 5.7  有限ステート マシン (FSM) の設定
    8. 5.8  割り込み設定
    9. 5.9  POWERGOOD の設定
    10. 5.10 その他の設定
    11. 5.11 インターフェイス設定
    12. 5.12 ウォッチドッグの設定
  11. 6 事前設定可能な有限ステート マシン (PFSM) の設定
    1. 6.1 設定された状態
    2. 6.2 PFSM トリガ
    3. 6.3 電源シーケンス
      1. 6.3.1 TO_SAFE_SEVERE および TO_SAFE
      2. 6.3.2 TO_SAFE_ORDERLY および TO_STANDBY
      3. 6.3.3 ACTIVE_TO_WARM
      4. 6.3.4 TO_ACTIVE
      5. 6.3.5 TO_RETENTION
  12. 7 アプリケーションの例
    1. 7.1 状態間の移動：ACTIVE と RETENTION
      1. 7.1.1 アクティブ
      2. 7.1.2 保持
    2. 7.2 スタンバイへの移行と復帰
    3. 7.3 LP_STANDBY への移行と復帰
    4. 7.4 GPIO8 とウォッチドッグ
  13. 8 参考資料
  14. 9 サポート・リソース
  15. 10商標
  16. 11改訂履歴

6.2 PFSM トリガ

図 6-1に示したように、設定された状態間での状態遷移を可能にするさまざまなトリガーがあります。表 6-1に、各トリガと、関連する状態が最も高い優先度 (即時シャットダウン) から最も低い優先度 (I2C_3) に遷移する様子を示します。優先度の高いブロック トリガで低優先度のアクティブ トリガおよび関連するシーケンス。

表 6-1 状態遷移トリガ
トリガ優先度 (ID)即時 (IMM)REENTERANTPFSM の現在の状態PFSM のデスティネーションの状態電源シーケンスまたは実行された機能
即時シャットダウン

1

正しい誤りSTANDBY、ACTIVE、RAM へのサスペンドSAFE(1)TO_SAFE_SEVERE

マイコン電源エラー

2

正しい

誤り

STANDBY、ACTIVE、RAM へのサスペンドSAFE(1)

TO_SAFE

正常なシャットダウン

4

正しい誤りSTANDBY、ACTIVE、RAM へのサスペンドSAFE(1)TO_SAFE_ORDERLY
OFF リクエスト

5

誤り誤りSTANDBY、ACTIVE、RAM へのサスペンドSTANDBY(2)TO_STANDBY
WDOG 誤差

6

誤り正しいアクティブアクティブACTIVE_TO_WARM

ESM MCU エラー

7

誤り

正しい

アクティブ

アクティブ

I2C_1 ビットが High です(3)8誤り正しいアクティブ状態変更なしRUNTIME BIST を実行します
I2C_2 ビットが High です(3)9誤り正しいアクティブ状態変更なしI で I2C CRC を有効にします

2

C1 および I

2

すべてのデバイスで C2。
ON リクエスト10誤り誤りSTANDBY、ACTIVE、RAM へのサスペンドアクティブTO_ACTIVE
WKUP1 が High になります11誤り誤りSTANDBY、ACTIVE、RAM へのサスペンドアクティブ
NSLEEP1 と NSLEEP2 は High です(4)12誤り誤りSTANDBY、ACTIVE、RAM へのサスペンドアクティブ
NSLEEP1 が Low になり、NSLEEP2 が High になります(4)

13

誤り誤りACTIVE、RAM へサスペンド

状態変更なし

シーケンスは実行されませんでした

NSLEEP1 が Low になり、NSLEEP2 が Low になります(4)14誤り誤りアクティブRAM へサスペンドTO_RETENTION
NSLEEP1 が High になり、NSLEEP2 が Low になります(4)15誤り誤りアクティブRAM へサスペンド
I2C_0 ビットが High になります(3)16誤り誤りスタンバイ、アクティブLP_STANDBY(2)TO_STANDBY
I2C_3 ビットが High になります(3)17誤り誤りアクティブ状態変更なしデバイスは OTA NVM 更新できます。(5)
(1) SAFE 状態から、PFSM は自動的に SAFE_RECOVERY のハードウェア FSM 状態に遷移します。SAFE_RECOVERY 状態から、回復カウンタがインクリメントされ、回復カウント スレッショルドと比較されます (表 5-10の RECOV_CNT_REG_2 を参照)。回復カウント スレッショルドに達すると、PMIC は回復試行を停止し、パワー サイクルを必要とします。詳細については、データシートを参照してください。
(2) LP_STANDBY_SEL ビットが設定されている場合 (表 5-10の RTC_CTRL_2 を参照)、PFSM は LP_STANDBY のハードウェア FSM 状態に遷移します。LP_STANDBY に移行した場合、LP_STANDBY に移行して決定されたとおりにデバイスをウェークアップするには、適切なメカニズムを使用してください。詳細については、データシートを参照してください。
(3) I2C_0、I2C_1、I2C_2、I2C_3 は、セルフクリア トリガです。
(4) PMIC の NSLEEP1 および NSLEEP2 には、GPIO ピンまたはレジスタ ビットを介してアクセスできます。レジスタ ビットまたは GPIO ピンが High にプルされると、NSLEEPx の値は High ロジック レベルとして読み取られます。
(5) OTA 更新が完了した後、プロセッサは PMIC のリセットを開始し、新しい NVM 設定を適用する必要があります。