JADU157A December   2025  – June 2026 MSPM33C321A , MSPM33C321A-Q1

 

  1.   1
  2.   はじめにお読みください
    1.     このマニュアルについて
    2.     表記規則
    3.     用語集
    4.     関連資料
    5.     サポート・リソース
    6.     商標
  3. 1 アーキテクチャ
    1. 1.1 アーキテクチャの概要
    2. 1.2 バス編成
    3. 1.3 プラットフォーム メモリ マップ
      1. 1.3.1 コード領域
      2. 1.3.2 SRAM 領域
      3. 1.3.3 ペリフェラル領域
      4. 1.3.4 システム PPB 領域
    4. 1.4 ブート構成
      1. 1.4.1 構成メモリ
      2. 1.4.2 NON_MAIN_Configuration レジスタ
    5. 1.5 ファクトリ定数
      1. 1.5.1 FACTORYREGION レジスタ
    6. 1.6 メモリの構成
      1. 1.6.1 memcfg レジスタ
  4. 2  PMCU
    1. 2.1 PMCU の概要
      1. 2.1.1 パワー ドメイン
      2. 2.1.2 動作モード
        1. 2.1.2.1 RUN モード
        2. 2.1.2.2 SLEEP モード
        3. 2.1.2.3 STOP モード
        4. 2.1.2.4 STANDBY モード
        5. 2.1.2.5 シャットダウン モード
        6. 2.1.2.6 低消費電力モード動作の中断
    2. 2.2 パワー マネージメント (PMU)
      1. 2.2.1 電源
      2. 2.2.2 コア レギュレータ
      3. 2.2.3 電源スーパーバイザ
        1. 2.2.3.1 パワー オン リセット (POR)
        2. 2.2.3.2 ブラウンアウト リセット (BOR)
        3. 2.2.3.3 電源変更時の POR および BOR 動作
      4. 2.2.4 バンドギャップ リファレンス
      5. 2.2.5 アナログ マルチプレクサ用 VBOOST
      6. 2.2.6 ペリフェラル イネーブル
        1. 2.2.6.1 低消費電力モードでのペリフェラルの自動無効化
    3. 2.3 クロック モジュール (CKM)
      1. 2.3.1 発振器
        1. 2.3.1.1 内部低周波数発振器 (LFOSC)
        2. 2.3.1.2 内部システム発振器 (SYSOSC)
          1. 2.3.1.2.1 SYSOSC ギア シフト
          2. 2.3.1.2.2 SYSOSC 周波数とユーザー トリム
          3. 2.3.1.2.3 SYSOSC 周波数補正ループ
            1. 2.3.1.2.3.1 内部抵抗モードでの SYSOSC FCL
        3. 2.3.1.3 システム フェーズ ロック ループ (SYSPLL)
          1. 2.3.1.3.1 SYSPLL 出力周波数の構成
          2. 2.3.1.3.2 SYSPLL ルックアップ パラメータのロード
          3. 2.3.1.3.3 SYSPLL 起動時間
        4. 2.3.1.4 低周波数水晶発振器 (LFXT)
        5. 2.3.1.5 LFCLK_IN (デジタル クロック)
        6. 2.3.1.6 高周波水晶発振器 (HFXT)
        7. 2.3.1.7 HFCLK_IN (デジタル クロック)
      2. 2.3.2 クロック
        1. 2.3.2.1  MCLK (メイン クロック) ツリー
        2. 2.3.2.2  MCLK/2 (ハーフ クロック)
        3. 2.3.2.3  MCLK/4 (クォーター クロック)
        4. 2.3.2.4  CPUCLK (プロセッサ クロック)
        5. 2.3.2.5  ULPCLK (ローパワー クロック)
        6. 2.3.2.6  MFCLK (中間周波数クロック)
        7. 2.3.2.7  LFCLK (低周波数クリスタル クロック)
        8. 2.3.2.8  HFCLK 高周波数外部クロック
        9. 2.3.2.9  CANCLK (CAN-FD 機能クロック)
        10. 2.3.2.10 I2SCLK (I2S 機能クロック)
        11. 2.3.2.11 RTCCLK (RTC クロック)
        12. 2.3.2.12 外部クロック出力 (CLK_OUT)
        13. 2.3.2.13 インフラストラクチャ向けのダイレクト クロック接続
      3. 2.3.3 クロック ツリー
        1. 2.3.3.1 ペリフェラル クロック ソースの選択
    4. 2.4 クロック モニタ
      1. 2.4.1 LFCLK モニタ
      2. 2.4.2 MCLK モニタ
      3. 2.4.3 スタートアップ モニタ
        1. 2.4.3.1 LFOSC スタートアップ モニタ
        2. 2.4.3.2 LFXT スタートアップ モニタ
        3. 2.4.3.3 HFCLK スタートアップ モニタ
        4. 2.4.3.4 SYSPLL スタートアップ モニタ
        5. 2.4.3.5 HSCLK のステータス
    5. 2.5 周波数クロック カウンタ (FCC)
      1. 2.5.1 FCC の使用
      2. 2.5.2 FCC 周波数の計算と精度
    6. 2.6 システム コントローラ (SYSCTL)
      1. 2.6.1 リセットおよびデバイス初期化
        1. 2.6.1.1 リセット レベル
          1. 2.6.1.1.1 パワーオン リセット (POR) リセット レベル
          2. 2.6.1.1.2 ブラウンアウト リセット (BOR) リセット レベル
          3. 2.6.1.1.3 ブート リセット (BOOTRST) リセット レベル
          4. 2.6.1.1.4 システム リセット (SYSRST) リセット レベル
          5. 2.6.1.1.5 CPU のみのリセット (CPURST) リセットレベル
        2. 2.6.1.2 電源投入後の初期条件
        3. 2.6.1.3 NRST ピン
        4. 2.6.1.4 SWD ピン
        5. 2.6.1.5 ソフトウェアでリセットを生成する
        6. 2.6.1.6 リセットの原因
        7. 2.6.1.7 ペリフェラル リセット制御
        8. 2.6.1.8 ブート失敗時の処理
      2. 2.6.2 動作モード選択
      3. 2.6.3 非同期高速クロック要求
      4. 2.6.4 バンク アドレス スワップ
      5. 2.6.5 シャットダウン モードの処理 (存在する場合)
      6. 2.6.6 構成ロックアウト
      7. 2.6.7 システム ステータス
      8. 2.6.8 エラー処理
      9. 2.6.9 SYSCTL イベント
        1. 2.6.9.1 CPU 割り込みイベント (CPU_INT)
        2. 2.6.9.2 ノンマスカブル割り込みイベント (NMI)
    7. 2.7 クイック スタート リファレンス
      1. 2.7.1 デフォルトのデバイス構成
      2. 2.7.2 MFCLK の活用
      3. 2.7.3 STOP モードにおける消費電力の最適化
      4. 2.7.4 STANDBY モードにおける消費電力の最適化
      5. 2.7.5 MCLK と ULPCLK の精度向上
      6. 2.7.6 最大速度の MCLK を構成する
      7. 2.7.7 低消費電力モードでの高速クロック (SYSPLL、HFCLK) 処理
      8. 2.7.8 最小のウェークアップ レイテンシを実現するための最適化
    8. 2.8 SYSCTL レジスタ
  5. 3  CPU
    1. 3.1 概要
    2. 3.2 CPU
      1. 3.2.1 Arm Cortex-M33 CPU
      2. 3.2.2 CPU レジスタ ファイル
      3. 3.2.3 スタック動作
      4. 3.2.4 実行モードと権限レベル
      5. 3.2.5 アドレス空間とサポートされるデータ サイズ
      6. 3.2.6 セキュア メモリ パーティション分割
    3. 3.3 割り込みと例外
      1. 3.3.1 ペリフェラル割り込み (IRQ)
        1. 3.3.1.1 ネスト型ベクタ割り込みコントローラ (NVIC)
        2. 3.3.1.2 ウェークアップ コントローラ (WUC)
      2. 3.3.2 割り込みと例外テーブル
      3. 3.3.3 プロセッサのロックアップ シナリオ
    4. 3.4 CPU 周辺機器
      1. 3.4.1 システム コントロール ブロック (SCB)
      2. 3.4.2 システム ティック タイマ (SysTick)
      3. 3.4.3 メモリ保護ユニット (MPU)
      4. 3.4.4 セキュリティ属性単位
      5. 3.4.5 実装定義属性ユニット (IDAU)
      6. 3.4.6 浮動小数点演算ユニット (FPU)
      7. 3.4.7 デジタル信号処理拡張
    5. 3.5 読み取り専用メモリ (ROM)
  6. 4 セキュア ROM
    1. 4.1 ROM の概要
    2. 4.2 メモリ マップ
    3. 4.3 ブート構成ルーチン (BCR)
      1. 4.3.1 SWD 一括消去および工場出荷時のリセット コマンド
      2. 4.3.2 アプリケーションのハッシュ検証
      3. 4.3.3 高速ブート
    4. 4.4 ブートストラップ ローダ (BSL)
      1. 4.4.1 アプリケーションのバージョン
      2. 4.4.2 GPIO 起動
      3. 4.4.3 BSL トリガによる一括消去と工場出荷時リセット
    5. 4.5 ライフサイクル管理
      1. 4.5.1 デバイス サブタイプ
      2. 4.5.2 ライフサイクルの遷移
    6. 4.6 ブートおよびスタートアップ シーケンス
      1. 4.6.1 セキュア ブート
      2. 4.6.2 カスタマ セキュア コード (CSC)
  7. 5 NVM (フラッシュ)
    1. 5.1 NVM の概要
      1. 5.1.1 主な特長
      2. 5.1.2 システム コンポーネント
      3. 5.1.3 用語
    2. 5.2 フラッシュ メモリ バンク構成
      1. 5.2.1 バンク
      2. 5.2.2 フラッシュ メモリ領域
      3. 5.2.3 アドレス
        1. 5.2.3.1 フラッシュ メモリ マップ
    3. 5.3 フラッシュ コントローラ
      1. 5.3.1 フラッシュ コントローラ コマンドの概要
      2. 5.3.2 NOOP コマンド
      3. 5.3.3 PROGRAM コマンド
        1. 5.3.3.1 プログラム ビット マスキング動作
        2. 5.3.3.2 1 フラッシュ ワード未満のプログラミング
        3. 5.3.3.3 ターゲット データ アライメント (シングル フラッシュ ワード プログラミング対応デバイスのみ)
        4. 5.3.3.4 ターゲット データ アライメント (マルチワード プログラミング対応デバイス)
        5. 5.3.3.5 プログラム動作の実行
      4. 5.3.4 ERASE コマンド
        1. 5.3.4.1 セクタ消去マスキング動作
        2. 5.3.4.2 消去動作の実行
      5. 5.3.5 READVERIFY コマンド
        1. 5.3.5.1 READVERIFY 動作の実行
      6. 5.3.6 コマンド診断
        1. 5.3.6.1 コマンド ステータス
        2. 5.3.6.2 アドレス変換
        3. 5.3.6.3 パルス カウント
      7. 5.3.7 システム アドレスをバンク ID、領域 ID、およびバンク アドレスで上書きする
    4. 5.4 フラッシュ プログラミング インターフェイス
      1. 5.4.1 フラッシュ リソースの所有権チェック
      2. 5.4.2 許可チェック
      3. 5.4.3 FPI SEC エラー処理
      4. 5.4.4 バンク消去保護
    5. 5.5 フラッシュ読み取りインターフェイス
      1. 5.5.1 バンク アドレスのスワップ
      2. 5.5.2 ECC エラー処理
        1. 5.5.2.1 シングル ビット (訂正可能) エラー
        2. 5.5.2.2 デュアル ビット (訂正不可) エラー
      3. 5.5.3 GSC SEC エラー処理
    6. 5.6 FLASHCTL レジスタ
    7. 5.7 FRI レジスタ
  8. 6 EAM
    1. 6.1 EAM の概要
    2. 6.2 EAM 動作
      1. 6.2.1 セキュリティ エラー アグリゲータ
      2. 6.2.2 セーフティ エラー アグリゲータ
    3. 6.3 EAM レジスタ
  9. 7 ダイレクト メモリ アクセス (DMA)
    1. 7.1 DMA の概要
    2. 7.2 DMA 動作
      1. 7.2.1  アドレッシング モード
      2. 7.2.2  チャネル タイプ
      3. 7.2.3  転送モード
        1. 7.2.3.1 シングル転送
        2. 7.2.3.2 ブロック転送
        3. 7.2.3.3 反復シングル転送
        4. 7.2.3.4 反復ブロック転送
        5. 7.2.3.5 ストライド モード
      4. 7.2.4  拡張モード
        1. 7.2.4.1 フィル モード
        2. 7.2.4.2 テーブル モード
      5. 7.2.5  DMA 転送の開始
      6. 7.2.6  DMA 転送の停止
      7. 7.2.7  チャネルの優先度
      8. 7.2.8  バースト ブロック モード
      9. 7.2.9  システム割り込みでの DMA の使用
      10. 7.2.10 DMA コントローラ割り込み
      11. 7.2.11 DMA トリガ イベント ステータス
      12. 7.2.12 DMA 動作モードのサポート
        1. 7.2.12.1 RUN モードでの転送
        2. 7.2.12.2 スリープ モードでの転送
      13. 7.2.13 DMA アドレスおよびデータ エラー
      14. 7.2.14 割り込みとイベントのサポート
    3. 7.3 DMA レジスタ
  10. 8 イベント
    1. 8.1 イベントの概要
      1. 8.1.1 イベント パブリッシャ
      2. 8.1.2 イベント サブスクライバ
      3. 8.1.3 イベント ファブリック ルーティング
        1. 8.1.3.1 CPU 割り込みイベントルート (CPU_INT)
        2. 8.1.3.2 DMA トリガ イベント ルート (DMA_TRIGx)
        3. 8.1.3.3 汎用イベント ルート (GEN_EVENTx)
      4. 8.1.4 イベント ルーティング マップ
      5. 8.1.5 イベント伝播遅延
    2. 8.2 イベント オペレーション
      1. 8.2.1 CPU 割り込み
      2. 8.2.2 DMA トリガ
      3. 8.2.3 ペリフェラルからペリフェラルへのイベント
      4. 8.2.4 拡張モジュール ディスクリプション レジスタ
      5. 8.2.5 イベント レジスタの使用
        1. 8.2.5.1 イベント レジスタ
        2. 8.2.5.2 イベントの設定
        3. 8.2.5.3 アプリケーション ソフトウェアでの CPU 割り込みへの応答
        4. 8.2.5.4 ハードウェア イベント処理
  11. 9 IOMUX
    1. 9.1 IOMUX の概要
      1. 9.1.1 IO タイプとアナログ共有
    2. 9.2 IOMUX 動作
      1. 9.2.1 ペリフェラル機能 (PF) の割り当て
      2. 9.2.2 論理 High からハイ インピーダンスへの変換
      3. 9.2.3 ロジック反転
      4. 9.2.4 SHUTDOWN モードのウェークアップ ロジック
      5. 9.2.5 プルアップ / プルダウン抵抗
      6. 9.2.6 ドライブ強度制御
      7. 9.2.7 ヒステリシスおよびロジック レベル制御
    3. 9.3 IOMUX レジスタ
  12. 10汎用入出力 (GPIO)
    1. 10.1 GPIO の概要
    2. 10.2 GPIO 動作
      1. 10.2.1 GPIO ポート
      2. 10.2.2 GPIO 読み取り / 書き込みインターフェイス
      3. 10.2.3 GPIO 入力のグリッチ フィルタリングおよび同期
      4. 10.2.4 GPIO 高速ウェークア
      5. 10.2.5 イベント パブリッシャとサブスクライバ
    3. 10.3 GPIO レジスタ
  13. 11グローバル セキュリティ コントローラ
    1. 11.1 GSC の概要
      1. 11.1.1 GSC の機能
    2. 11.2 GSC 動作
      1. 11.2.1 機能ブロック図
      2. 11.2.2 ペリフェラル保護コントローラ
        1. 11.2.2.1 DMA コントローラのセキュリティ
      3. 11.2.3 SRAM 保護コントローラ
        1. 11.2.3.1 SRAM ページの使用モデル
      4. 11.2.4 フラッシュ保護コントローラ
        1. 11.2.4.1 フラッシュ バンク セキュリティの実装
        2. 11.2.4.2 フラッシュ隠ぺい保護
      5. 11.2.5 厳格なセキュアおよび特権コンテキスト保護
      6. 11.2.6 GSC 構成ロック
    3. 11.3 GSC レジスタ
  14. 12PKA
    1. 12.1 PKA の概要
      1. 12.1.1 PKA 機能
    2. 12.2 PKA 動作
      1. 12.2.1 機能ブロック図
      2. 12.2.2 動作原理
        1. 12.2.2.1 PKCP
        2. 12.2.2.2 シーケンサ
      3. 12.2.3 複合コマンド
      4. 12.2.4 コマンドの実行とステータス
      5. 12.2.5 初期化
      6. 12.2.6 割り込みサポート
        1. 12.2.6.1 割り込みソース
    3. 12.3 PKA レジスタ
  15. 13AESADV
    1. 13.1 AES の概要
      1. 13.1.1 AESADV 性能
    2. 13.2 AESADV 動作
      1. 13.2.1 キーのロード
      2. 13.2.2 入力データの書き込み
      3. 13.2.3 出力データの読み取り
      4. 13.2.4 動作の説明
        1. 13.2.4.1 シングル ブロック動作
        2. 13.2.4.2 電子コードブック (ECB) モード
          1. 13.2.4.2.1 ECB 暗号化
          2. 13.2.4.2.2 ECB 復号化
        3. 13.2.4.3 暗号ブロック チェーン (CBC) モード
          1. 13.2.4.3.1 CBC 暗号化
          2. 13.2.4.3.2 CBC 復号化
        4. 13.2.4.4 出力フィードバック (OFB) モード
          1. 13.2.4.4.1 OFB 暗号化
          2. 13.2.4.4.2 OFB 復号
        5. 13.2.4.5 暗号フィードバック (CFB) モード
          1. 13.2.4.5.1 CFB 暗号化
          2. 13.2.4.5.2 CFB 復号化
        6. 13.2.4.6 カウンタ (CTR) モード
          1. 13.2.4.6.1 CTR 暗号化
          2. 13.2.4.6.2 CTR 復号
        7. 13.2.4.7 ガロア カウンタ (GCM) モード
          1. 13.2.4.7.1 GHASH 動作
          2. 13.2.4.7.2 GCM の動作モード
            1. 13.2.4.7.2.1 自律 GCM 動作
              1. 13.2.4.7.2.1.1 GMAC
            2. 13.2.4.7.2.2 事前計算あり GCM
            3. 13.2.4.7.2.3 事前計算済みの H および Y0 暗号化値をゼロに強制した GCM 動作
        8. 13.2.4.8 暗号ブロック チェーン メッセージ認証コード (CCM)
          1. 13.2.4.8.1 CCM 動作
      5. 13.2.5 AES イベント
        1. 13.2.5.1 CPU 割り込みイベント パブリッシャ (CPU_EVENT)
        2. 13.2.5.2 DMA トリガ イベント パブリッシャ (DMA_TRIG_DATAIN)
        3. 13.2.5.3 DMA トリガ イベント パブリッシャ (DMA_TRIG_DATAOUT)
    3. 13.3 AESADV レジスタ
  16. 14SHA2
    1. 14.1 SHA の概要
      1. 14.1.1 SHA 機能
    2. 14.2 SHA 動作
      1. 14.2.1 機能ブロック図
      2. 14.2.2 HMAC コントローラ
      3. 14.2.3 HASH/HMAC エンジン
        1. 14.2.3.1 MAC キー入力による HMAC 処理
        2. 14.2.3.2 ダイジェストを使用した HMAC 処理
        3. 14.2.3.3 リロード ダイジェストを使用した HMAC 処理
    3. 14.3 SHA 自動フィード モード
    4. 14.4 SHA レジスタ
  17. 15CRC
    1. 15.1 CRC の概要
      1. 15.1.1 CRC16-CCITT
      2. 15.1.2 CRC32-ISO3309
    2. 15.2 CRC 動作
      1. 15.2.1 CRC ジェネレータの実装
      2. 15.2.2 構成
        1. 15.2.2.1 多項式選択
        2. 15.2.2.2 ビット順序
        3. 15.2.2.3 バイト スワップ
        4. 15.2.2.4 バイト順序
        5. 15.2.2.5 CRC C ライブラリとの互換性
    3. 15.3 CRCP0 のレジスタ
  18. 16キーストア
    1. 16.1 概要
    2. 16.2 詳細説明
    3. 16.3 KEYSTORECTL レジスタ
  19. 17TRNG
    1. 17.1 TRNG の概要
    2. 17.2 TRNG 動作
      1. 17.2.1 TRNG 生成データ パス
      2. 17.2.2 クロック構成と出力レート
      3. 17.2.3 低消費電力モードでの動作
      4. 17.2.4 ヘルス テスト
        1. 17.2.4.1 デジタル ブロックのスタートアップ セルフテスト
        2. 17.2.4.2 アナログ ブロックのスタートアップ セルフテスト
        3. 17.2.4.3 ランタイム ヘルス テスト
          1. 17.2.4.3.1 繰り返しカウント テスト
          2. 17.2.4.3.2 適応比率テスト
          3. 17.2.4.3.3 ランタイム ヘルス テストの失敗の処理
      5. 17.2.5 構成
        1. 17.2.5.1 TRNG ステート マシン
          1. 17.2.5.1.1 TRNG 状態の変更
        2. 17.2.5.2 TRNG の使用
        3. 17.2.5.3 TRNG イベント
          1. 17.2.5.3.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
    3. 17.3 TRNG レジスタ
  20. 18HSADC
    1. 18.1 概要
      1. 18.1.1 特長
      2. 18.1.2 ブロック図
    2. 18.2 HSADC 動作
      1. 18.2.1 ADC の構成可能性
        1. 18.2.1.1 ADC クロックの構成
        2. 18.2.1.2 電圧リファレンス
        3. 18.2.1.3 信号モード
          1. 18.2.1.3.1 予測される変換結果
          2. 18.2.1.3.2 変換結果の解釈
      2. 18.2.2 SOC の動作原理
        1. 18.2.2.1 HSADC シーケンサの動作
        2. 18.2.2.2 SOC の構成
        3. 18.2.2.3 トリガの動作
        4. 18.2.2.4 ADC アクイジション (サンプル / ホールド) ウィンドウ
        5. 18.2.2.5 サンプル コンデンサ リセット
        6. 18.2.2.6 ADC 入力モデル
        7. 18.2.2.7 チャネルの選択
      3. 18.2.3 EOC と割り込み動作
        1. 18.2.3.1 割り込みオーバーフロー
        2. 18.2.3.2 割り込みを続行モード
        3. 18.2.3.3 Early 割り込み構成モード
      4. 18.2.4 後処理ブロック
        1. 18.2.4.1 PPB 制限値検出
        2. 18.2.4.2 PPB オーバーサンプリング
          1. 18.2.4.2.1 累積、、および平均機能
      5. 18.2.5 ADC の結果
        1. 18.2.5.1 FIFO 動作
      6. 18.2.6 パワーアップ シーケンス
      7. 18.2.7 ADC タイミング
        1. 18.2.7.1 ADC のタイミング図
    3. 18.3 ADC_LITE_REGS レジスタ
    4. 18.4 ADC_LITE_RESULT_REGS レジスタ
  21. 19VREF
    1. 19.1 VREF の概要
    2. 19.2 VREF 動作
      1. 19.2.1 内部リファレンス生成
      2. 19.2.2 外部リファレンス入力
      3. 19.2.3 アナログ ペリフェラル インターフェイス
      4. 19.2.4 サンプル / ホールド モード
    3. 19.3 VREF レジスタ
  22. 20COMP
    1. 20.1 コンパレータの概要
    2. 20.2 コンパレータ動作
      1. 20.2.1  コンパレータの構成
      2. 20.2.2  コンパレータ チャネルの選択
      3. 20.2.3  コンパレータ出力
      4. 20.2.4  出力フィルタ
      5. 20.2.5  サンプリング出力モード
      6. 20.2.6  ブランキング モード
      7. 20.2.7  リファレンス電圧ジェネレータ
      8. 20.2.8  コンパレータ ヒステリシス
      9. 20.2.9  入力 SHORT スイッチ
      10. 20.2.10 アナログ比較機能
      11. 20.2.11 割り込みとイベントのサポート
        1. 20.2.11.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 20.2.11.2 汎用イベント パブリッシャ (GEN_EVENT)
        3. 20.2.11.3 汎用イベント サブスクライバ
    3. 20.3 COMP レジスタ
  23. 21UNICOMM
    1. 21.1 概要
      1. 21.1.1 ブロック図
    2. 21.2 Unicomm のアーキテクチャ
      1. 21.2.1 シリアル ペリフェラル グループ (SPG) の構成
        1. 21.2.1.1 I2C ペアリング
      2. 21.2.2 イネーブルおよびリセット
    3. 21.3 ハイレベル初期化
    4. 21.4 UNICOMM/SPGSS レジスタ
      1. 21.4.1 UNICOMM レジスタ
        1. 21.4.1.1 UNICOMM レジスタ
      2. 21.4.2 SPG レジスタ
        1. 21.4.2.1 SPGSS レジスタ
  24. 22UNICOMM UART
    1. 22.1 UART の概要
      1. 22.1.1 ペリフェラルの目的
      2. 22.1.2 特長
      3. 22.1.3 機能ブロック図
    2. 22.2 UART 動作
      1. 22.2.1 クロック制御
      2. 22.2.2 一般的なアーキテクチャとプロトコル
        1. 22.2.2.1 信号の説明
        2. 22.2.2.2 送信および受信ロジック
        3. 22.2.2.3 ビット サンプリング
        4. 22.2.2.4 ボーレート生成
        5. 22.2.2.5 データ転送
        6. 22.2.2.6 エラーおよびステータス
        7. 22.2.2.7 DMA 動作
        8. 22.2.2.8 内部ループバック動作
      3. 22.2.3 追加のプロトコルおよび機能のサポート
        1. 22.2.3.1  ローカル相互接続ネットワー (LIN) のサポート
          1. 22.2.3.1.1 LIN コマンダ送信
          2. 22.2.3.1.2 LIN レスポンダ受信
          3. 22.2.3.1.3 LIN レスポンダの送信遅延
        2. 22.2.3.2  フロー制御
        3. 22.2.3.3  RS485 をサポート
        4. 22.2.3.4  FIFO 動作
        5. 22.2.3.5  アイドル ライン マルチプロセッサ
        6. 22.2.3.6  9 ビット UART モード
        7. 22.2.3.7  DALI プロトコル
        8. 22.2.3.8  マンチェスタ符号化および復号化
        9. 22.2.3.9  IrDA エンコーダおよびデコーディング
        10. 22.2.3.10 ISO7816 スマート カードのサポート
        11. 22.2.3.11 アドレス検出
        12. 22.2.3.12 グリッチ抑制
      4. 22.2.4 低消費電力動作
      5. 22.2.5 リセットの考慮事項
      6. 22.2.6 UART の初期化
      7. 22.2.7 割り込みとイベントのサポート
        1. 22.2.7.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 22.2.7.2 DMA トリガ パブリッシャ (DMA_TRIG_RX、DMA_TRIG_TX)
      8. 22.2.8 エミュレーション モード
    3. 22.3 UNICOMMUART レジスタ
  25. 23UNICOMM-I2C
    1. 23.1 UNICOMM-I2C の概要
      1. 23.1.1 ペリフェラルの目的
      2. 23.1.2 特長
      3. 23.1.3 機能ブロック図
      4. 23.1.4 環境接続と外部接続
    2. 23.2 UNICOMM の共通インフラ
    3. 23.3 ペリフェラルの機能説明
      1. 23.3.1 クロック制御
        1. 23.3.1.1 クロック選択と I2C 速度
        2. 23.3.1.2 クロックの起動
      2. 23.3.2 信号の説明
      3. 23.3.3 一般アーキテクチャ
        1. 23.3.3.1  I2C バス機能の概要
        2. 23.3.3.2  開始条件と停止条件
        3. 23.3.3.3  デュアル アドレス
        4. 23.3.3.4  アドレス形式
          1. 23.3.3.4.1 7 ビット アドレスのデータ フォーマット
          2. 23.3.3.4.2 10 ビット アドレスのデータ フォーマット
        5. 23.3.3.5  アクノリッジ
        6. 23.3.3.6  リピート スタート
        7. 23.3.3.7  クロック ストレッチ
        8. 23.3.3.8  クロック Low タイムアウト
        9. 23.3.3.9  バースト モード
        10. 23.3.3.10 調停
        11. 23.3.3.11 マルチコントローラ モード
        12. 23.3.3.12 グリッチ抑制
        13. 23.3.3.13 DMA 動作
        14. 23.3.3.14 FIFO 動作
          1. 23.3.3.14.1 FIFO ステータス フラグ
          2. 23.3.3.14.2 FIFO レベル
          3. 23.3.3.14.3 FIFO の内容のクリア
        15. 23.3.3.15 通信の中断
        16. 23.3.3.16 低消費電力動作
        17. 23.3.3.17 SMBUS 3.0 のサポート
          1. 23.3.3.17.1 クイック コマンド
          2. 23.3.3.17.2 SMBUS 拡張アクノリッジ制御
          3. 23.3.3.17.3 クロック Low タイムアウト検出
          4. 23.3.3.17.4 クロックの High タイムアウト検出
          5. 23.3.3.17.5 累積クロック Low の拡張タイムアウト
          6. 23.3.3.17.6 パケット エラー チェック（PEC）
          7. 23.3.3.17.7 ホスト通知プロトコル
          8. 23.3.3.17.8 アラート応答プロトコル
          9. 23.3.3.17.9 アドレス解決プロトコル
      4. 23.3.4 プロトコルの記述と初期化
        1. 23.3.4.1 I2C コントローラ モード
          1. 23.3.4.1.1 I2C コントローラの初期化
          2. 23.3.4.1.2 I2C コントローラ ステータス
          3. 23.3.4.1.3 I2C コントローラ レシーバ モード
          4. 23.3.4.1.4 I2C コントローラ トランスミッタ モード
          5. 23.3.4.1.5 コントローラ トランザクションの構成
        2. 23.3.4.2 I2C ターゲット モード
          1. 23.3.4.2.1 I2C ターゲット初期化
          2. 23.3.4.2.2 I2C ターゲット ステータス
          3. 23.3.4.2.3 I2C ターゲット レシーバ モード
          4. 23.3.4.2.4 I2C ターゲット トランスミッタ モード
      5. 23.3.5 リセットの考慮事項
      6. 23.3.6 初期化
      7. 23.3.7 割り込みとイベントのサポート
        1. 23.3.7.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 23.3.7.2 DMA トリガ パブリッシャ (DMA_TRIG_RX、DMA_TRIG_TX)
      8. 23.3.8 エミュレーション モード
    4. 23.4 UNICOMM I2C レジスタ
      1. 23.4.1 UNICOMMI2CC のレジスタ
      2. 23.4.2 UNICOMMI2CT のレジスタ
  26. 24UNICOMM-SPI
    1. 24.1 UNICOMM-SPI の概要
      1. 24.1.1 ペリフェラルの目的
      2. 24.1.2 特長
      3. 24.1.3 機能ブロック図
      4. 24.1.4 外部接続と信号の説明
    2. 24.2 SPI 動作
      1. 24.2.1  クロック周波数サポート
        1. 24.2.1.1 SPI クロックの生成
      2. 24.2.2  一般アーキテクチャ
        1. 24.2.2.1 チップの選択とコマンドの処理
          1. 24.2.2.1.1 チップ セレクト制御
        2. 24.2.2.2 コマンド データ制御
        3. 24.2.2.3 データ フォーマット
        4. 24.2.2.4 遅延データ サンプリング
        5. 24.2.2.5 DMA 動作
      3. 24.2.3  FIFO 動作
        1. 24.2.3.1 FIFO サイズ
        2. 24.2.3.2 FIFO ステータス ビット
          1. 24.2.3.2.1 FIFO スレッショルド設定に基づく RIS.RX
          2. 24.2.3.2.2 FIFO スレッショルド設定に基づく RIS.TX
        3. 24.2.3.3 FIFO の内容のクリア
        4. 24.2.3.4 ハードウェアが空、フル、オーバーフローの状態を監視します
      4. 24.2.4  通信の中断
        1. 24.2.4.1 SPI IDLE 状態の要件
      5. 24.2.5  内部ループバック動作
      6. 24.2.6  反復転送モード
      7. 24.2.7  受信タイムアウト
      8. 24.2.8  ライン タイムアウト
      9. 24.2.9  プロトコルの記述
        1. 24.2.9.1 Motorola SPI フレーム フォーマット
        2. 24.2.9.2 テキサス インスツルメンツの同期シリアル フレーム フォーマット
      10. 24.2.10 ステータス フラグ
      11. 24.2.11 モジュール構成
      12. 24.2.12 リセットの考慮事項
      13. 24.2.13 初期化
      14. 24.2.14 割り込みとイベントのサポート
        1. 24.2.14.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 24.2.14.2 DMA トリガ パブリッシャ (DMA_TRIG_RX、DMA_TRIG_TX)
      15. 24.2.15 エミュレーション モード
        1. 24.2.15.1 正常停止
    3. 24.3 UNICOMMSPI レジスタ
  27. 25QSPI
    1. 25.1 QSPI の概要
      1. 25.1.1 ペリフェラルの目的
      2. 25.1.2 特長
      3. 25.1.3 機能ブロック図
      4. 25.1.4 外部接続と信号の説明
    2. 25.2 QSPI 動作
      1. 25.2.1 クロック制御
      2. 25.2.2 一般アーキテクチャ
        1. 25.2.2.1 チップ セレクト制御
        2. 25.2.2.2 データ フォーマット
        3. 25.2.2.3 遅延データ サンプリング
        4. 25.2.2.4 ループバック モード
        5. 25.2.2.5 FIFO 動作
        6. 25.2.2.6 DMA 動作
        7. 25.2.2.7 低消費電力モード
      3. 25.2.3 リセットの考慮事項
      4. 25.2.4 初期化
      5. 25.2.5 QSPI コントローラの説明
        1. 25.2.5.1 構成フレーム アクセス
        2. 25.2.5.2 ステータス フレーム アクセス
        3. 25.2.5.3 データのパッキングとアンパッキング
        4. 25.2.5.4 データ フレーム アクセス
          1. 25.2.5.4.1 SSS モード (QSPIFORMAT = 1000)
          2. 25.2.5.4.2 SSD モード (QSPIFORMAT = 1001)
          3. 25.2.5.4.3 SDD モード (QSPIFORMAT = 1010)
          4. 25.2.5.4.4 SSQ モード (QSPIFORMAT = 1011)
          5. 25.2.5.4.5 SQQ モード (QSPIFORMAT = 1100)
          6. 25.2.5.4.6 QQQ モード (QSPIFORMAT = 1101)
      6. 25.2.6 割り込みとイベントのサポート
        1. 25.2.6.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 25.2.6.2 DMA トリガ パブリッシャ (DMA_TRIG_RX、DMA_TRIG_TX)
      7. 25.2.7 エミュレーション モード
    3. 25.3 QSPI レジスタ
  28. 26CAN-FD
    1. 26.1 MCAN の概要
      1. 26.1.1 MCAN の機能
    2. 26.2 MCAN 環境
    3. 26.3 CAN ネットワークの基礎
    4. 26.4 MCAN の機能説明
      1. 26.4.1  クロックのセットアップ
      2. 26.4.2  モジュール クロックの要件
      3. 26.4.3  割り込み要求
      4. 26.4.4  動作モード
        1. 26.4.4.1 通常動作
        2. 26.4.4.2 CAN Classic
        3. 26.4.4.3 CAN FD の動作
      5. 26.4.5  ソフトウェアの初期化
      6. 26.4.6  トランスミッタ遅延補償
        1. 26.4.6.1 説明
        2. 26.4.6.2 トランスミッタ遅延補償測定
      7. 26.4.7  制限操作モード
      8. 26.4.8  バス監視モード
      9. 26.4.9  自動再送信無効 (DAR) モード
        1. 26.4.9.1 DAR モードでのフレーム送信
      10. 26.4.10 クロック停止モード
        1. 26.4.10.1 サスペンド モード
        2. 26.4.10.2 ウェークアップ要求
      11. 26.4.11 テスト モード
        1. 26.4.11.1 外部ループ バック モード
        2. 26.4.11.2 内部ループ バック モード
      12. 26.4.12 タイムスタンプ生成
        1. 26.4.12.1 外部タイムスタンプ カウンタ
      13. 26.4.13 タイムアウト カウンタ
      14. 26.4.14 安全
        1. 26.4.14.1 MCAN ECC ラッパー
        2. 26.4.14.2 MCAN ECC アグリゲータ
          1. 26.4.14.2.1 MCAN ECC アグリゲータの概要
          2. 26.4.14.2.2 MCAN ECC アグリゲータ レジスタ
        3. 26.4.14.3 ECC 制御およびステータス レジスタに対する読み出し
        4. 26.4.14.4 ECC 割り込み
      15. 26.4.15 Tx 処理
        1. 26.4.15.1 送信一時停止
        2. 26.4.15.2 専用 Tx バッファ
        3. 26.4.15.3 Tx FIFO
        4. 26.4.15.4 Tx キュー
        5. 26.4.15.5 専用 Tx バッファと Tx FIFO の混在
        6. 26.4.15.6 専用 Tx バッファ /Tx キューの混在
        7. 26.4.15.7 送信キャンセル
        8. 26.4.15.8 Tx イベント処理
        9. 26.4.15.9 FIFO アクノリッジ処理
      16. 26.4.16 Rx 処理
        1. 26.4.16.1 受け入れフィルタリング
          1. 26.4.16.1.1 範囲フィルタ
          2. 26.4.16.1.2 特定の ID のフィルタ
          3. 26.4.16.1.3 従来のビット マスク フィルタ
          4. 26.4.16.1.4 標準メッセージ ID フィルタリング
          5. 26.4.16.1.5 拡張メッセージ ID フィルタリング
      17. 26.4.17 Rx FIFO
        1. 26.4.17.1 Rx FIFO ブロッキング モード
        2. 26.4.17.2 Rx FIFO 上書きモード
      18. 26.4.18 専用 Rx バッファ
        1. 26.4.18.1 Rx バッファ処理
      19. 26.4.19 メッセージ RAM
        1. 26.4.19.1 メッセージ RAM の構成
        2. 26.4.19.2 Rx バッファおよび FIFO 素子
        3. 26.4.19.3 Tx バッファ素子
        4. 26.4.19.4 Tx イベント FIFO 素子
        5. 26.4.19.5 標準メッセージ ID フィルタ要素
        6. 26.4.19.6 拡張メッセージ ID フィルタ要素
    5. 26.5 MCAN の統合
    6. 26.6 割り込みとイベントのサポート
      1. 26.6.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
    7. 26.7 MCAN レジスタ
  29. 27I2S/TDM
    1. 27.1 I2S/TDM の概要
      1. 27.1.1 I2S/TDM の機能
    2. 27.2 I2S/TDM の動作
      1. 27.2.1  機能ブロック図
      2. 27.2.2  動作モード
        1. 27.2.2.1 コントローラ モード
        2. 27.2.2.2 ターゲット モード
      3. 27.2.3  クロック / タイミング システム
      4. 27.2.4  フレーム同期
        1. 27.2.4.1 フレーム長とワード長
        2. 27.2.4.2 極性
        3. 27.2.4.3 データ遅延 (オフセット)
      5. 27.2.5  スロット マッピングと構成
        1.       データの方向の構成
        2. 27.2.5.1 メモリ内のチャネル マッピング
      6. 27.2.6  シリアル フレーム フォーマットの例
        1. 27.2.6.1 I2S フォーマット
        2. 27.2.6.2 右揃え形式
        3. 27.2.6.3 左詰めフォーマット
        4. 27.2.6.4 DSP フォーマット
        5. 27.2.6.5 PCM ロング フレーム フォーマット
        6. 27.2.6.6 TDM クラシック形式
      7. 27.2.7  初期化
      8. 27.2.8  I2S の無効化
      9. 27.2.9  割り込みおよびイベント サポート
        1. 27.2.9.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 27.2.9.2 DMA トリガ パブリッシャ (DMA_TRIG_RX、DMA_TRIG_TX)
      10. 27.2.10 エミュレーション モード
    3. 27.3 I2S のレジスタ
  30. 28タイマ (TIMx)
    1. 28.1 TIMx の概要
      1. 28.1.1 TIMG の概要
        1. 28.1.1.1 TIMG の機能
        2. 28.1.1.2 機能ブロック図
      2. 28.1.2 TIMA の概要
        1. 28.1.2.1 TIMA の機能
        2. 28.1.2.2 機能ブロック図
      3. 28.1.3 TIMx インスタンスの構成
    2. 28.2 TIMx の動作
      1. 28.2.1  タイマ カウンタ
        1. 28.2.1.1 クロック ソースの選択およびプリスケーラ
          1. 28.2.1.1.1 内部クロックおよびプリスケーラ
          2. 28.2.1.1.2 外部信号トリガ
        2. 28.2.1.2 反復カウンタ (TIMA のみ)
      2. 28.2.2  カウント モード制御
        1. 28.2.2.1 ワンショットおよび周期カウント モード
        2. 28.2.2.2 ダウン カウント モード
        3. 28.2.2.3 アップ / ダウン カウント モード
        4. 28.2.2.4 アップ カウント モード
        5. 28.2.2.5 位相負荷 (TIMA のみ)
      3. 28.2.3  キャプチャ / 比較モジュール
        1. 28.2.3.1 キャプチャ モード
          1. 28.2.3.1.1 入力選択、カウンタ条件、反転
            1. 28.2.3.1.1.1 CCP 入力エッジ同期
            2. 28.2.3.1.1.2 CCP 入力パルス条件
            3. 28.2.3.1.1.3 カウンタ制御動作
            4. 28.2.3.1.1.4 CCP 入力フィルタリング
            5. 28.2.3.1.1.5 入力の選択
          2. 28.2.3.1.2 使用事例
            1. 28.2.3.1.2.1 エッジ時間キャプチャ
            2. 28.2.3.1.2.2 周期キャプチャ
            3. 28.2.3.1.2.3 パルス幅キャプチャ
            4. 28.2.3.1.2.4 結合されたパルス幅と周期時間
          3. 28.2.3.1.3 QEI モード (QEI 対応 TIMG のみ)
            1. 28.2.3.1.3.1 2 信号ありの QEI
            2. 28.2.3.1.3.2 インデックス入力ありの QEI
            3. 28.2.3.1.3.3 QEI エラー検出
          4. 28.2.3.1.4 ホール入力モード (QEI 対応 TIMG のみ)
        2. 28.2.3.2 比較モード
          1. 28.2.3.2.1 エッジ カウント
      4. 28.2.4  シャドウ ロードとシャドウ比較
        1. 28.2.4.1 シャドウ ロード (TIMG4 - 7、TIMA のみ)
        2. 28.2.4.2 シャドウ比較 (TIMG4 - 7、TIMG12 - 13、TIMA のみ)
      5. 28.2.5  出力ジェネレータ
        1. 28.2.5.1 構成
        2. 28.2.5.2 使用事例
          1. 28.2.5.2.1 エッジ整列 PWM
          2. 28.2.5.2.2 センター整列 PWM
          3. 28.2.5.2.3 非対称 PWM (TIMA のみ)
          4. 28.2.5.2.4 デッドバンドを挿入した相補 PWM (TIMA のみ)
        3. 28.2.5.3 強制出力
      6. 28.2.6  フォールト ハンドラ (TIMA のみ)
        1. 28.2.6.1 フォルト入力コンディショニング
        2. 28.2.6.2 フォルト入力ソース
        3. 28.2.6.3 フォルト条件によるカウンタ動作
        4. 28.2.6.4 フォルト条件に対する出力動作
      7. 28.2.7  クロス トリガとの同期
        1. 28.2.7.1 メイン タイマ クロス トリガの構成
        2. 28.2.7.2 セカンダリ タイマ クロス トリガの構成
      8. 28.2.8  低消費電力動作
      9. 28.2.9  割り込みとイベントのサポート
        1. 28.2.9.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 28.2.9.2 汎用イベント パブリッシャおよびサブスクライバ (GEN_EVENT0 および GEN_EVENT1)
        3. 28.2.9.3 汎用サブスクライバ イベントの例 (COMP から TIMx)
      10. 28.2.10 デバッグ ハンドラ (TIMA のみ)
    3. 28.3 TIMx レジスタ
  31. 29低周波数サブシステム (LFSS)
    1. 29.1  概要
    2. 29.2  クロック システム
    3. 29.3  VBAT を使用した LFSS リセット
    4. 29.4  電力ドメインと電源検出
      1. 29.4.1 VBAT が先に電源投入された場合の起動
      2. 29.4.2 VDD が先に電源投入された場合の起動
      3. 29.4.3 VDD 喪失時の動作
      4. 29.4.4 VBAT 喪失時の動作
      5. 29.4.5 デバイスの SHUTDOWN モード遷移時の動作
      6. 29.4.6 スーパーキャパシタの充電回路
    5. 29.5  リアルタイム カウンタ (RTC_x)
    6. 29.6  独立型ウォッチドッグ タイマ (IWDT)
    7. 29.7  タンパ入出力
      1. 29.7.1 IOMUX モード
      2. 29.7.2 改ざんモード
        1. 29.7.2.1 タンパ イベント検出
        2. 29.7.2.2 タイムスタンプ イベント出力
        3. 29.7.2.3 ハートビート ジェネレータ
        4. 29.7.2.4 RTC クロック出力
    8. 29.8  スクラッチパッド メモリ
    9. 29.9  RTC、TIO、IWDT のロック機能
    10. 29.10 LFSS レジスタ
  32. 30RTC
    1. 30.1 概要
      1. 30.1.1 RTC インスタンス
    2. 30.2 基本動作
    3. 30.3 構成
      1. 30.3.1  クロック処理
      2. 30.3.2  RTC ペリフェラル レジスタの読み取りと書き込み
      3. 30.3.3  バイナリ対 BCD
      4. 30.3.4  うるう年の取り扱い
      5. 30.3.5  カレンダ アラーム構成
      6. 30.3.6  インターバル アラーム構成
      7. 30.3.7  定期的なアラーム設定
      8. 30.3.8  キャリブレーション
        1. 30.3.8.1 水晶振動子オフセット誤差
          1. 30.3.8.1.1 オフセット誤差補正メカニズム
        2. 30.3.8.2 水晶振動子温度誤差
          1. 30.3.8.2.1 温度ドリフト補正メカニズム
      9. 30.3.9  RTC プリスケーラ拡張
      10. 30.3.10 RTC タイムスタンプ キャプチャ
      11. 30.3.11 RTC イベント
        1. 30.3.11.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 30.3.11.2 汎用イベント パブリッシャ (GEN_EVENT)
    4. 30.4 RTC レジスタ
  33. 31IWDT
    1. 31.1 865
    2. 31.2 IWDT クロックの構成
    3. 31.3 IWDT 周期の選択
    4. 31.4 IWDT のデバッグ動作
    5. 31.5 IWDT レジスタ
  34. 32ウィンドウ ウォッチドッグ タイマ (WWDT)
    1. 32.1 WWDT の概要
      1. 32.1.1 ウォッチドッグ モード
      2. 32.1.2 インターバル タイマ モード
    2. 32.2 WWDT 動作
      1. 32.2.1 モード選択
      2. 32.2.2 クロック構成
      3. 32.2.3 低電力モードの動作
      4. 32.2.4 デバッグ動作
      5. 32.2.5 WWDT イベント
        1. 32.2.5.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
    3. 32.3 WWDT レジスタ
  35. 33デバッグ
    1. 33.1 DEBUGSS の概要
      1. 33.1.1 デバッグ インターコネクト
      2. 33.1.2 物理層インターフェイス
      3. 33.1.3 デバッグ アクセス ポート
    2. 33.2 DEBUGSS の動作
      1. 33.2.1 デバッグ機能
        1. 33.2.1.1 プロセッサのデバッグ
          1. 33.2.1.1.1 ブレークポイント ユニット (BPU)
          2. 33.2.1.1.2 データ ウォッチポイントおよびトレース ユニット (DWT)
          3. 33.2.1.1.3 プロセッサ トレース (MTB)
        2. 33.2.1.2 ペリフェラル デバッグ
      2. 33.2.2 低消費電力モードでの動作
      3. 33.2.3 デバッグ アクセスの制限
      4. 33.2.4 メールボックス (DSSM)
        1. 33.2.4.1 DSSM イベント
          1. 33.2.4.1.1 CPU 割り込みイベント (CPU_INT)
        2. 33.2.4.2 リファレンス
    3. 33.3 DEBUGSS レジスタ
  36. 34改訂履歴

2.8 SYSCTL レジスタ

表 2-19 に、SYSCTL レジスタのメモリマップト レジスタを示します。表 2-19 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 2-19 SYSCTL レジスタ
オフセット略称レジスタ名セクション
1020hIIDXSYSCTL 割り込みインデックスセクション 2.8.1
1028hIMASKSYSCTL 割り込みマスクセクション 2.8.2
1030hRISSYSCTL 未加工割り込みステータスセクション 2.8.3
1038hMISSYSCTL マスク割り込みステータスセクション 2.8.4
1040hISETSYSCTL 割り込みセットセクション 2.8.5
1048hICLRSYSCTL 割り込みクリアセクション 2.8.6
1050hNMIIIDXNMI 割り込みインデックスセクション 2.8.7
1060hNMIRISNMI 未加工割り込みステータスセクション 2.8.8
1070hNMIISETNMI 割り込みセットセクション 2.8.9
1078hNMIICLRNMI 割り込みクリアセクション 2.8.10
1100hSYSOSCCFGSYSOSC による構成セクション 2.8.11
1104hMCLKCFGメイン クロック (MCLK) の構成セクション 2.8.12
1108hHSCLKEN高速クロック (HSCLK) ソースのイネーブル / ディスエーブルセクション 2.8.13
110ChHSCLKCFG高速クロック (HSCLK) のソースの選択セクション 2.8.14
1110hHFCLKCLKCFG高周波クロック (HFCLK) の構成セクション 2.8.15
1114hLFCLKCFG低周波数水晶発振器 (LFXT) の構成セクション 2.8.16
1120hSYSPLLCFG0SYSPLL リファレンスおよび出力構成セクション 2.8.17
1124hSYSPLLCFG1SYSPLL リファレンスおよび帰還分周器セクション 2.8.18
1128hSYSPLLPARAM0SYSPLL PARAM0 (FACTORY 領域からロード)セクション 2.8.19
112ChSYSPLLPARAM1SYSPLL PARAM1 (FACTORY 領域からロード)セクション 2.8.20
1130hSYSPLLPARAM2SYSPLL PARAM2 (FACTORY 領域からロード)セクション 2.8.21
1134hSYSPLLLDOCTLSYSPLL LDO CTL (FACTORY 領域からロード)セクション 2.8.22
1138hSYSPLLLDOPROGSYSPLL LDO VOUT PROG (FACTORY 領域からロード)セクション 2.8.23
113ChGENCLKEN汎用クロック イネーブル制御セクション 2.8.24
1140hGENCLKCFG汎用クロック構成セクション 2.8.25
1144hPMODECFG電力モードの構成セクション 2.8.26
1148hMLDOLPENCFGLDO 構成制御セクション 2.8.27
1150hFCC周波数クロック カウンタ (FCC) のカウントセクション 2.8.28
1154hPMULDOSPARECTLLDO スペア制御セクション 2.8.29
1158hSYSCTL_ECO_REG1Sysctl ECO Reg 1セクション 2.8.30
115ChSYSCTL_ECO_REG2Sysctl ECO Reg 2セクション 2.8.31
1180hSYSTEMCFGシステム構成セクション 2.8.32
1184hSRAMCFGシステム SRAM の構成セクション 2.8.33
1200hWRITELOCKSYSCTL レジスタ書き込みロックアウトセクション 2.8.34
1204hCLKSTATUSクロック モジュール (CKM) のステータスセクション 2.8.35
1208hSYSSTATUSシステム ステータス情報セクション 2.8.36
1220hRSTCAUSEリセットの原因セクション 2.8.37
1300hRESETLEVELアプリケーションによってトリガされるリセット コマンドのリセット レベルセクション 2.8.38
1304hRESETCMDアプリケーションによってトリガされたリセット コマンドを実行しますセクション 2.8.39
1308hBORTHRESHOLDBOR スレッショルドの選択セクション 2.8.40
130ChBORCLRCMDBOR スレッショルドの設定セクション 2.8.41
1310hSYSOSCFCLCTLSYSOSC 周波数補正ループ (FCL) ROSC のイネーブルセクション 2.8.42
1314hLFXTCTLLFXT および LFCLK の制御セクション 2.8.43
1318hEXLFCTLLFCLK_IN および LFCLK の制御セクション 2.8.44
131ChSHDNIORELシャットダウン IO 解放制御セクション 2.8.45
1320hEXRSTPINNRST ピンのリセット機能を無効にしますセクション 2.8.46
1324hSYSSTATUSCLRSYSSTATUS のスティッキー ビットをクリアしますセクション 2.8.47
1328hSWDCFGSWD ピンで SWD 機能を無効化しますセクション 2.8.48
132ChFCCCMD周波数クロック カウンタがキャプチャを開始しますセクション 2.8.49
1400hSHUTDNSTORE0シャットダウン ストレージ メモリ (バイト 0)セクション 2.8.50
1404hSHUTDNSTORE1シャットダウン ストレージ メモリ (バイト 1)セクション 2.8.51
1408hSHUTDNSTORE2シャットダウン ストレージ メモリ (バイト 2)セクション 2.8.52
140ChSHUTDNSTORE3シャットダウン ストレージ メモリ (バイト 3)セクション 2.8.53
1410hADCSEQFRCGBADC グローバル シーケンス強制セクション 2.8.54
1414hADCSEQFRCGBSELADC グローバル シーケンス強制選択セクション 2.8.55
1418hM33SPARESOCLOCK1M33C1 スペア SOC ロックレジスタ 1セクション 2.8.56
141ChM33SPARESOCLOCK2M33C1 スペア SOC ロックレジスタ 2セクション 2.8.57
1420hSYSCTL_READ_REGSysctl 読み取り専用レジスタセクション 2.8.58
3000hFWEPROTMAINフラッシュのアドレス 0x0 から始まる各ビットに対して、1 セクタの書き込み / 消去セクション 2.8.59
3014hFWPROTMAINDATAデータ バンクの最初の 4 セクタに対する読み取り / 書き込み保護セクション 2.8.60
3018hFRXPROTMAINSTARTフラッシュ RX 保護の開始アドレスセクション 2.8.61
301ChFRXPROTMAINENDフラッシュ RX 保護の終了アドレスセクション 2.8.62
3020hFIPPROTMAINSTARTフラッシュ IP 保護の開始アドレスセクション 2.8.63
3024hFIPPROTMAINENDフラッシュ IP 保護の終了アドレスセクション 2.8.64
3038hFLBANKSWPPOLICYフラッシュ バンク スワップ方針セクション 2.8.65
303ChFLBANKSWPフラッシュ メイン バンクのアドレス スワップセクション 2.8.66
3044hFWENABLEセキュリティ ファイアウォール イネーブル レジスタセクション 2.8.67
3048hSECSTATUSセキュリティ設定ステータスセクション 2.8.68
3060hINITDONEINITCODE PASSセクション 2.8.69

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 2-20 に、このセクションでアクセス タイプに使用しているコードを示します。

表 2-20 SYSCTL のアクセス タイプ コード
アクセス タイプコード説明
読み取りタイプ
RR読み出し
RCR
C		読み出し後
クリア
書き込みタイプ
WW書き込み
W1CW
1C		書き込み
1 でクリア
W1SW
1S		1 を書き込むことで
セット
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

2.8.1 IIDX レジスタ (オフセット = 1020h) [リセット = 00000000h]

IIDX を表 2-21 に示します。

概略表に戻ります。

SYSCTL 割り込みインデックス

表 2-21 IIDX レジスタ フィールドの説明
ビットフィールドタイプリセット説明
31-4予約済みR0h
3-0STATR0hSYSCTL 割り込みインデックス (IIDX) レジスタは、保留中の割り込み要因のうち、最も優先度が高いものに対応する値を生成します。この値は、割り込みサービス ルーチン内で高速かつ決定論的に処理するためのアドレス オフセットとして使用できます。IIDX レジスタを読み取ると、RIS レジスタおよび MIS レジスタ内の対応する割り込みステータスがクリアされます。
  • 0h = 割り込み保留なし
  • 1h = LFOSCGOOD 割り込みが保留中
  • 2h = 2
  • 3h = 3
  • 4h = 4
  • 5h = 5
  • 6h = 6
  • 7h = 7
  • 8h = 8

2.8.2 IMASK レジスタ (オフセット = 1028h) [リセット = 00000000h]

IMASK を表 2-22 に示します。

概略表に戻ります。

SYSCTL 割り込みマスク

表 2-22 IMASK レジスタ フィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みR/W0h
7HSCLKGOODR/W0hHSCLK GOOD
  • 0h = 0
  • 1h = 1
6SYSPLLGOODR/W0hSYSPLL GOOD
  • 0h = 0
  • 1h = 1
5HFCLKGOODR/W0hHFCLK GOOD
  • 0h = 0
  • 1h = 1
4LFXTGOODR/W0hLFXT GOOD
  • 0h = 0
  • 1h = 1
3SRAMSECR/W0hSRAM シングル エラー訂正
  • 0h = 0
  • 1h = 1
2FLASHSECR/W0hフラッシュ シングル エラー訂正
  • 0h = 0
  • 1h = 1
1ANACLKERRR/W0hアナログ クロックの整合性エラー
  • 0h = 0
  • 1h = 1
0LFOSCGOODR/W0hLFOSCGOOD 割り込みを有効または無効にします。LFOSCGOOD は、LFOSC が正常に開始されたことを示します。
  • 0h = 割り込みは無効です
  • 1h = 割り込みは有効です

2.8.3 RIS レジスタ (オフセット = 1030h) [リセット = 00000000h]

RIS を表 2-23 に示します。

概略表に戻ります。

SYSCTL 未加工割り込みステータス

表 2-23 RIS レジスタ フィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みR0h
7HSCLKGOODR0hHSCLK GOOD
  • 0h = 0
  • 1h = 1
6SYSPLLGOODR0hSYSPLL GOOD
  • 0h = 0
  • 1h = 1
5HFCLKGOODR0hHFCLK GOOD
  • 0h = 0
  • 1h = 1
4LFXTGOODR0hLFXT GOOD
  • 0h = 0
  • 1h = 1
3SRAMSECR0hSRAM シングル エラー訂正
  • 0h = 0
  • 1h = 1
2FLASHSECR0hフラッシュ シングル エラー訂正
  • 0h = 0
  • 1h = 1
1ANACLKERRR0hアナログ クロックの整合性エラー
  • 0h = 0
  • 1h = 1
0LFOSCGOODR0hLFOSCGOOD 割り込みの未加工ステータス。
  • 0h = 割り込み保留なし
  • 1h = 割り込み保留中

2.8.4 MIS レジスタ (オフセット = 1038h) [リセット = 00000000h]

MIS を表 2-24 に示します。

概略表に戻ります。

SYSCTL マスク割り込みステータス

表 2-24 MIS レジスタ フィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みR0h
7HSCLKGOODR0hHSCLK GOOD
  • 0h = 0
  • 1h = 1
6SYSPLLGOODR0hSYSPLL GOOD
  • 0h = 0
  • 1h = 1
5HFCLKGOODR0hHFCLK GOOD
  • 0h = 0
  • 1h = 1
4LFXTGOODR0hLFXT GOOD
  • 0h = 0
  • 1h = 1
3SRAMSECR0hSRAM シングル エラー訂正
  • 0h = 0
  • 1h = 1
2FLASHSECR0hフラッシュ シングル エラー訂正
  • 0h = 0
  • 1h = 1
1ANACLKERRR0hアナログ クロックの整合性エラー
  • 0h = 0
  • 1h = 1
0LFOSCGOODR0hLFOSCGOOD 割り込みのマスクされたステータス。
  • 0h = 割り込み保留なし
  • 1h = 割り込み保留中

2.8.5 ISET レジスタ (オフセット = 1040h) [リセット = 00000000h]

ISET を表 2-25 に示します。

概略表に戻ります。

SYSCTL 割り込みセット

表 2-25 ISET レジスタ フィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みW0h
7HSCLKGOODW1S0hHSCLK GOOD
  • 0h = 0
  • 1h = 1
6SYSPLLGOODW1S0hSYSPLL GOOD
  • 0h = 0
  • 1h = 1
5HFCLKGOODW1S0hHFCLK GOOD
  • 0h = 0
  • 1h = 1
4LFXTGOODW1S0hLFXT GOOD
  • 0h = 0
  • 1h = 1
3SRAMSECW1S0hSRAM シングル エラー訂正
  • 0h = 0
  • 1h = 1
2FLASHSECW1S0hフラッシュ シングル エラー訂正
  • 0h = 0
  • 1h = 1
1ANACLKERRW1S0hアナログ クロックの整合性エラー
  • 0h = 0
  • 1h = 1
0LFOSCGOODW1S0hLFOSCGOOD 割り込みを設定します。
  • 0h = 0h を書き込んでも影響はありません
  • 1h = 割り込みをセットします

2.8.6 ICLR レジスタ (オフセット = 1048h) [リセット = 00000000h]

ICLR を表 2-26 に示します。

概略表に戻ります。

SYSCTL 割り込みクリア

表 2-26 ICLR レジスタ フィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みW0h
7HSCLKGOODW1C0hHSCLK GOOD
  • 0h = 0
  • 1h = 1
6SYSPLLGOODW1C0hSYSPLL GOOD
  • 0h = 0
  • 1h = 1
5HFCLKGOODW1C0hHFCLK GOOD
  • 0h = 0
  • 1h = 1
4LFXTGOODW1C0hLFXT GOOD
  • 0h = 0
  • 1h = 1
3SRAMSECW1C0hSRAM シングル エラー訂正
  • 0h = 0
  • 1h = 1
2FLASHSECW1C0hフラッシュ シングル エラー訂正
  • 0h = 0
  • 1h = 1
1ANACLKERRW1C0hアナログ クロックの整合性エラー
  • 0h = 0
  • 1h = 1
0LFOSCGOODW1C0hLFOSCGOOD 割り込みをクリアします。
  • 0h = 0h を書き込んでも何もしません
  • 1h = 割り込みをクリアします

2.8.7 NMIIIDX レジスタ (オフセット = 1050h) [リセット = 00000000h]

表 2-27に、NMIIIDX を示します。

概略表に戻ります。

NMI 割り込みインデックス

表 2-27 NMIIIDX レジスタ フィールドの説明
ビットフィールドタイプリセット説明
31-4予約済みR0h
3-0STATR0hNMI 割り込みインデックス (NMIIIDX) レジスタは、保留中の NMI 要因のうち、最も優先度が高いものに対応する値を生成します。この値は、NMI サービス ルーチン内で高速かつ決定論的に処理するためのアドレス オフセットとして使用できます。NMIIIDX レジスタを読み取ると、NMIRIS レジスタの対応する割り込みステータスがクリアされます。
  • 0h = 保留中の NMI はありません
  • 1h = BOR スレッショルド NMI が保留中です
  • 2h = 2
  • 3h = 3
  • 4h = 4
  • 5h = 5
  • 6h = 6
  • 7h = 7
  • 8h = 8

2.8.8 NMIRIS レジスタ (オフセット = 1060h) [リセット = 00000000h]

NMIRIS を表 2-28 に示します。

概略表に戻ります。

NMI 未加工割り込みステータス

表 2-28 NMIRIS レジスタ フィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みR0h
7VBATUPR0hVBAT 電源オン
  • 0h = 0
  • 1h = 1
6VBATDNR0hVBAT 電源オフ
  • 0h = 0
  • 1h = 1
5SRAMDEDR0hSRAM ダブル エラー検出
  • 0h = 0
  • 1h = 1
4FLASHDEDR0hフラッシュ ダブル エラー検出
  • 0h = 0
  • 1h = 1
3LFCLKFAILR0hLFXT-EXLF モニタに失敗
  • 0h = 0
  • 1h = 1
2セキュリティR0hセキュリティ故障
  • 0h = 0
  • 1h = 1
1WWDT0R0hウォッチドッグ 0 故障
  • 0h = 0
  • 1h = 1
0BORLVLR0hBORLVL NMI の未処理ステータス
  • 0h = 割り込み保留なし
  • 1h = 割り込み保留中

2.8.9 NMIISET レジスタ (オフセット = 1070h) [リセット = 00000000h]

表 2-29に、NMIISET を示します。

概略表に戻ります。

NMI 割り込みセット

表 2-29 NMIISET レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みW0h
7VBATUPW1S0hVBAT 電源オン
  • 0h = 0
  • 1h = 1
6VBATDNW1S0hVBAT 電源オフ
  • 0h = 0
  • 1h = 1
5SRAMDEDW1S0hSRAM ダブル エラー検出
  • 0h = 0
  • 1h = 1
4FLASHDEDW1S0hフラッシュ ダブル エラー検出
  • 0h = 0
  • 1h = 1
3LFCLKFAILW1S0hLFXT-EXLF モニタに失敗
  • 0h = 0
  • 1h = 1
2セキュリティW1S0hセキュリティ故障
  • 0h = 0
  • 1h = 1
1WWDT0W1S0hウォッチドッグ 0 故障
  • 0h = 0
  • 1h = 1
0BORLVLW1S0hBORLVL NMI を設定します
  • 0h = 0h を書き込んでも影響はありません
  • 1h = 割り込みをセットします

2.8.10 NMIICLR レジスタ (オフセット = 1078h) [リセット = 00000000h]

表 2-30に、NMIICLR を示します。

概略表に戻ります。

NMI 割り込みクリア

表 2-30 NMIICLR レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みW0h
7VBATUPW1C0hVBAT 電源オン
  • 0h = 0
  • 1h = 1
6VBATDNW1C0hVBAT 電源オフ
  • 0h = 0
  • 1h = 1
5SRAMDEDW1C0hSRAM ダブル エラー検出
  • 0h = 0
  • 1h = 1
4FLASHDEDW1C0hフラッシュ ダブル エラー検出
  • 0h = 0
  • 1h = 1
3LFCLKFAILW1C0hLFXT-EXLF モニタに失敗
  • 0h = 0
  • 1h = 1
2セキュリティW1C0hセキュリティ故障
  • 0h = 0
  • 1h = 1
1WWDT0W1C0hウォッチドッグ 0 故障
  • 0h = 0
  • 1h = 1
0BORLVLW1C0hBORLVL の NMI をクリアする
  • 0h = 0h を書き込んでも影響はありません
  • 1h = 割り込みをクリアします

2.8.11 SYSOSCCFG レジスタ (オフセット = 1100h) [リセット = 0002XXXXh]

表 2-31に、SYSOSCCFG を示します。

概略表に戻ります。

SYSOSC による構成

表 2-31 SYSOSCCFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-18予約済みR/W0h
17FASTCPUEVENTR/W1h無効にすると、CPU はウェークアップせず、スタンバイ状態を継続します
  • 0h = CPU への割り込みでは、高速クロック要求はアサートされません
  • 1h = CPU への割り込みが高速クロック要求をアサートします
16BLOCKASYNCALLR/W0hBLOCKASYNCALL を使用すると、すべての非同期高速クロック要求をマスクできます。これにより、特定のモードで動作しているときに、ハードウェアがアクティブなクロック構成を動的に変更することを防止できます。
  • 0h = 非同期高速クロック要求は、その要求を発行するペリフェラルによって制御されます
  • 1h = すべての非同期高速クロック要求がブロックされます
15-2予約済みR/W0h
1-0FREQR/W0hシステム発振器 (SYSOSC) の目標動作周波数
  • 0h = ベース周波数 (32MHz)
  • 1h = 低周波数 (4MHz)

2.8.12 MCLKCFG レジスタ (オフセット = 1104h) [リセット = 07XXX2X0h]

表 2-32に、MCLKCFG を示します。

概略表に戻ります。

メイン クロック (MCLK) の構成

表 2-32 MCLKCFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-27予約済みR/W0h
26-24MCLKDIVCFGR/W7hMCLK 分周設定ビット [1:0] は、MCLK4 がバイパス、MCLK2 がバイパスとして定義されています
  • 0h = MCLK = 分周なし、MCLK2 = 分周なし、MCLK4 = 分周なし
  • 1h = MCLK = 分周なし、MCLK2 = 分周なし、MCLK4 = MCLK を 2 分周
  • 3h = MCLK = 分周なし、MCLK2 = 分周なし、MCLK4 = MCLK を 4 分周
  • 5h = MCLK = 分周なし、MCLK2 = MCLK を 2 分周、MCLK4 = MCLK を 2 分周
  • 7h = MCLK = 分周なし、MCLK2 = MCLK を 2 分周、MCLK4 = MCLK を 4 分周
23予約済みR/W0h
22MCLKDEADCHKR/W0hMCLKDEADCHK は、MCLK 停止の連続監視機能を有効または無効にします。MCLKDEADCHK を有効にする前に、LFCLK が動作している必要があります。
  • 0h = MCLK デッド チェック監視機能が無効化されています
  • 1h = MCLK デッド チェック監視機能が有効化されています
21STOPCLKSTBYR/W0hSTOPCLKSTBY は、スタンバイ モードの動作方針 (STANDBY0 または STANDBY1) を設定します。設定すると、スタンバイ モードではすべてのペリフェラルへの ULPCLK および LFCLK の供給が停止します。ただし、TIMG0 および TIMG1 は例外で、動作を継続します。ウェークアップは、非同期高速クロック要求によってのみ可能です。
  • 0h = スタンバイ モード時、ULPCLK および LFCLK はすべての PD0 ペリフェラルに供給されます
  • 1h = スタンバイ モード時、TIMG0 および TIMG1 を除くすべてのペリフェラルへの ULPCLK および LFCLK の供給が停止します
20-17予約済みR/W0h
16USEHSCLKR/W0hUSEHSCLK は、USELFCLK と組み合わせて、MCLK のクロック ソース選択方針を設定します。RUN モードおよび SLEEP モードで HSCLK (HFCLK または SYSPLL) を MCLK ソースとして使用するには、USEHSCLK を設定します。
  • 0h = MCLK は高速クロック (HSCLK) を使用しません
  • 1h = RUN モードおよび SLEEP モードでは、MCLK のクロック ソースとして高速クロック (HSCLK) が使用されます
15-13予約済みR/W0h
12USEMFTICKR/W0hUSEMFTICK は、ペリフェラルへの 4MHz 固定周波数クロック (MFCLK) の供給を有効または無効にするかを指定します。有効にする場合、MDIV を無効 (0h = /1) に設定する必要があります。
  • 0h = ペリフェラルへの 4MHz レートの MFCLK の供給が有効です
  • 1h = ペリフェラルへの 4MHz レートの MFCLK の供給が有効です。
11-0予約済みR/W0h

2.8.13 HSCLKEN レジスタ (オフセット = 1108h) [リセット = 0000XXXXh]

表 2-33に、HSCLKEN を示します。

概略表に戻ります。

高速クロック (HSCLK) ソースのイネーブル / ディスエーブル

表 2-33 HSCLKEN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-17予約済みR/W0h
16USEEXTHFCLKR/W0hUSEEXTHFCLK は、HFCLK のクロック ソースとして HFCLK_IN デジタル クロック入力を選択します。無効の場合、HFXT が HFCLK のクロック ソースとなり、HFXTEN を設定できます。HFXTEN と USEEXTHFCLK を同時に設定しないでください。
  • 0h = HFXT を HFCLK ソースとして使用します
  • 1h = HFCLK_IN デジタル クロック入力を HFCLK ソースとして使用します
15-9予約済みR/W0h
8SYSPLLENR/W0hSYSPLLEN は、システム フェーズ ロック ループ (SYSPLL) を有効または無効にします。
  • 0h = SYSPLL を無効にします
  • 1h = SYSPLL を無効にします
7-1予約済みR/W0h
0HFXTENR/W0hHFXTEN は、高周波水晶発振器 (HFXT) を有効または無効にします。
  • 0h = HFXT を無効にします
  • 1h = HFXT を無効にします

2.8.14 HSCLKCFG レジスタ (オフセット = 110Ch) [リセット = 00000000h]

表 2-34に、HSCLKCFG を示します。

概略表に戻ります。

高速クロック (HSCLK) のソースの選択

表 2-34 HSCLKCFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-1予約済みR/W0h
0HSCLKSELR/W0hHSCLKSEL は、HSCLK ソース (SYSPLL または HFCLK) を選択します。
  • 0h = HSCLK は内部 SYSPLL から供給されます
  • 1h = HSCLK は内部 HFCLK から供給されます

2.8.15 HFCLKCLKCFG レジスタ (オフセット = 1110h) [リセット = 1XXXXX00h]

表 2-35に、HFCLKCLKCFG を示します。

概略表に戻ります。

高周波クロック (HFCLK) の構成

表 2-35 HFCLKCLKCFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-29予約済みR/W0h
28HFCLKFLTCHKR/W1hHFCLKFLTCHK は、HFCLK スタートアップ モニタを有効または無効にします。
  • 0h = HFCLK の起動確認は行われません
  • 1h = HFCLK の起動確認が行われます
27-14予約済みR/W0h
13-12HFXTRSELR/W0hHFXT 範囲選択
  • 0h = 4MHz <= HFXT 周波数 <= 8MHz
  • 1h = 8MHz < HFXT 周波数 <= 16MHz
  • 2h = 16MHz < HFXT 周波数 <= 32MHz
  • 3h = 32MHz < HFXT 周波数 <= 48MHz
11-8予約済みR/W0h
7-0HFXTTIMER/W0hHFXTTIME は、64µs 単位の解像度で HFXT の起動時間を指定します。HFCLK 起動監視機能 (HFCLKFLTCHK) が有効な場合、この時間の経過後に HFXT の起動状態が確認されます。
  • 0h = 最小起動時間 (ほぼゼロ)
  • FFh = 最大起動時間 (約 16.32ms)

2.8.16 LFCLKCFG レジスタ (オフセット = 1114h) [リセット = 000000XXh]

表 2-36に、LFCLKCFG を示します。

概略表に戻ります。

低周波数水晶発振器 (LFXT) の構成

表 2-36 LFCLKCFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-9予約済みR/W0h
8LOWCAPR/W0hLOWCAP は低消費電力 LFXT モードを制御します。LFXT の負荷容量が 3pf 未満の場合、消費電力を低減するために LOWCAP を設定できます。
  • 0h = LFXT 低容量モードが無効です
  • 1h = LFXT 低容量モードが有効です
7-5予約済みR/W0h
4モニタR/W0hMONITOR は、LFXT または LFCLK_IN でクロック停止故障が発生していないかを継続的に確認する LFCLK 監視機能を有効または無効にします。
  • 0h = クロック モニタが無効です
  • 1h = クロック モニタが有効です
3-2予約済みR/W0h
1-0XT1DRIVER/W3hXT1DRIVE は、低周波数水晶発振器 (LFXT) の駆動能力を選択します。
  • 0h = 最小駆動と電流
  • 1h = 低い駆動と電流
  • 2h = 高い駆動と電流
  • 3h = 最大駆動および電流

2.8.17 SYSPLLCFG0 レジスタ (オフセット = 1120h) [リセット = 000000XXh]

SYSPLLCFG0 を表 2-37 に示します。

概略表に戻ります。

SYSPLL リファレンスおよび出力構成

表 2-37 SYSPLLCFG0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-20予約済みR/W0h
19-16RDIVCLK0R/W0hRDIVCLK0 は、SYSPLLCLK0 出力の最終分周器を設定します。
  • 0h = SYSPLLCLK0 を 2 で分周
  • 1h = SYSPLLCLK0 を 4 で分周
  • 2h = SYSPLLCLK0 を 6 で分周
  • 3h = SYSPLLCLK0 を 8 で分周
  • 4h = SYSPLLCLK0 を 10 で分周
  • 5h = SYSPLLCLK0 を 12 で分周
  • 6h = SYSPLLCLK0 を 14 で分周
  • 7h = SYSPLLCLK0 を 16 で分周
  • 8h = SYSPLLCLK0 を 18 で分周
  • 9h = SYSPLLCLK0 を 20 で分周
  • Ah = SYSPLLCLK0 を 22 で分周
  • Bh = SYSPLLCLK0 を 24 で分周
  • Ch = SYSPLLCLK0 を 26 で分周
  • Dh = SYSPLLCLK0 を 28 で分周
  • Eh = SYSPLLCLK0 を 30 で分周
  • Fh = SYSPLLCLK0 を 32 で分周
15-12RDIVCLK1R/W0hRDIVCLK1 は、SYSPLLCLK1 出力の最終分周器を設定します。
  • 0h = SYSPLLCLK1 を 2 で分周
  • 1h = SYSPLLCLK1 を 4 で分周
  • 2h = SYSPLLCLK1 を 6 で分周
  • 3h = SYSPLLCLK1 を 8 で分周
  • 4h = SYSPLLCLK1 を 10 で分周
  • 5h = SYSPLLCLK1 を 12 で分周
  • 6h = SYSPLLCLK1 を 14 で分周
  • 7h = SYSPLLCLK1 を 16 で分周
  • 8h = SYSPLLCLK1 を 18 で分周
  • 9h = SYSPLLCLK1 を 20 で分周
  • Ah = SYSPLLCLK1 を 22 で分周
  • Bh = SYSPLLCLK1 を 24 で分周
  • Ch = SYSPLLCLK1 を 26 で分周
  • Dh = SYSPLLCLK1 を 28 で分周
  • Eh = SYSPLLCLK1 を 30 で分周
  • Fh = SYSPLLCLK1 を 32 で分周
11-8RDIVCLK2XR/W0hRDIVCLK2X は、SYSPLLCLK2X 出力の最終分周器を設定します。
  • 0h = SYSPLLCLK1 を 1 で分周
  • 1h = SYSPLLCLK1 を 2 で分周
  • 2h = SYSPLLCLK1 を 3 で分周
  • 3h = SYSPLLCLK1 を 4 で分周
  • 4h = SYSPLLCLK1 を 5 で分周
  • 5h = SYSPLLCLK1 を 6 で分周
  • 6h = SYSPLLCLK1 を 7 で分周
  • 7h = SYSPLLCLK1 を 8 で分周
  • 8h = SYSPLLCLK1 を 9 で分周
  • 9h = SYSPLLCLK1 を 10 で分周
  • Ah = SYSPLLCLK1 を 11 で分周
  • Bh = SYSPLLCLK1 を 12 で分周
  • Ch = SYSPLLCLK1 を 13 で分周
  • Dh = SYSPLLCLK1 を 14 で分周
  • Eh = SYSPLLCLK1 を 15 で分周
  • Fh = SYSPLLCLK1 を 16 で分周
7予約済みR/W0h
6ENABLECLK2XR/W0hENABLECLK2X は SYSPLLCLK2X 出力を有効または無効にします。
  • 0h = SYSPLLCLK2X を無効化
  • 1h = SYSPLLCLK2X を有効化
5ENABLECLK1R/W0hENABLECLK1 は SYSPLLCLK1 出力を有効または無効にします。
  • 0h = SYSPLLCLK1 を無効化
  • 1h = SYSPLLCLK1 を有効化
4ENABLECLK0R/W0hENABLECLK0 は SYSPLLCLK0 出力を有効または無効にします。
  • 0h = SYSPLLCLK0 を無効化
  • 1h = SYSPLLCLK0 を有効化
3-2予約済みR/W0h
1MCLK2XVCOR/W0hMCLK2XVCO は、MCLK で使用するために HSCLK マルチプレクサへ送られる SYSPLL 出力を選択します。
  • 0h = SYSPLLCLK0 出力が HSCLK マルチプレクサに送信されます
  • 1h = SYSPLLCLK2X 出力が HSCLK マルチプレクサに送信されます
0SYSPLLREFR/W0hSYSPLLREF は、システム PLL (SYSPLL) リファレンス クロック ソースを選択します。
  • 0h = SYSPLL リファレンスは SYSOSC です
  • 1h = SYSPLL リファレンスは HFCLK です

2.8.18 SYSPLLCFG1 レジスタ (オフセット = 1124h) [リセット = 000023XXh]

SYSPLLCFG1 を表 2-38 に示します。

概略表に戻ります。

SYSPLL リファレンスおよび帰還分周器

表 2-38 SYSPLLCFG1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-15予約済みR/W0h
14-8QDIVR/W23hQDIV は、SYSPLL フィードバック パス分周器を選択します。
  • 0h = 一分周は、QDIV の有効な設定ではありません
  • 1h = フィードバック パスを 2 分周します
  • 7Eh = フィードバック パスを 127 (0x7E) で分周します
7-2予約済みR/W0h
1-0PDIVR/W0hPDIV は、SYSPLL のリファレンス クロックに適用するプリスケーラ分周比を選択します。
  • 0h = SYSPLLREF は分周されていません
  • 1h = SYSPLLREF は 2 分周します
  • 2h = SYSPLLREF は 4 分周します
  • 3h = SYSPLLREF は 8 分周します

2.8.19 SYSPLLPARAM0 レジスタ (オフセット = 1128h) [リセット = X1XAX0X0h]

SYSPLLPARAM0 を表 2-39 に示します。

概略表に戻ります。

SYSPLL PARAM0 (FACTORY 領域からロード)

表 2-39 SYSPLLPARAM0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31CAPBOVERRIDER/W1hCAPBOVERRIDE は、Cap B のオーバーライド設定を制御します
  • 0h = Cap B のオーバーライドは無効化されています
  • 1h = Cap B のオーバーライドが有効です
30-29予約済みR/W0h
28-24CAPBVALR/W1hCap B のオーバーライド値
23-22予約済みR/W0h
21-16CPCURRENTR/WAhチャージ ポンプの電流
15予約済みR/W0h
14-8STARTTIMELPR/W0h低消費電力モードから復帰してからクロックがロック状態になるまでの起動時間を 1µs 単位の解像度で指定します
7予約済みR/W0h
6-0STARTTIMER/W0h有効化してからクロックがロック状態になるまでの起動時間を 1µs 単位の解像度で指定します

2.8.20 SYSPLLPARAM1 レジスタ (オフセット = 112Ch) [リセット = 0FXX01XFh]

SYSPLLPARAM1 を表 2-40 に示します。

概略表に戻ります。

SYSPLL PARAM1 (FACTORY 領域からロード)

表 2-40 SYSPLLPARAM1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24LPFRESCR/WFhループ フィルタ Res C
23-18予約済みR/W0h
17-8LPFRESAR/W1hループ フィルタ Res A
7-5予約済みR/W0h
4-0LPFCAPAR/WFhループ フィルタ Cap A

2.8.21 SYSPLLPARAM2 レジスタ (オフセット = 1130h) [リセット = 0000000Xh]

SYSPLLPARAM2 を表 2-41 に示します。

概略表に戻ります。

SYSPLL PARAM2 (FACTORY 領域からロード)

表 2-41 SYSPLLPARAM2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-4予約済みR/W0h
3RNGFIXVCOIBIASCFGR/W1h温度補償用 R 付加値の 0 値
2予約済みR/W0h
1-0LPFCAPCR/W0hループ フィルタ Cap C

2.8.22 SYSPLLLDOCTL レジスタ (オフセット = 1134h) [リセット = 00000000h]

表 2-42に、SYSPLLLDOCTL を示します。

概略表に戻ります。

SYSPLL LDO CTL (FACTORY 領域からロード)

表 2-42 SYSPLLLDOCTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-16予約済みR/W0h
15-0LDOCTLLOWVR/W0hLDO の構成可能性

2.8.23 SYSPLLLDOPROG レジスタ (オフセット = 1138h) [リセット = 00000004h]

表 2-43に、SYSPLLLDOPROG を示します。

概略表に戻ります。

SYSPLL LDO VOUT PROG (FACTORY 領域からロード)

表 2-43 SYSPLLLDOPROG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-3予約済みR/W0h
2-0LDOVOUTPROGLOWVR/W4hHPLL LDO Vout Prog

2.8.24 GENCLKEN レジスタ (オフセット = 113Ch) [リセット = 000000XXh]

表 2-44に、GENCLKEN を示します。

概略表に戻ります。

汎用クロック イネーブル制御

表 2-44 GENCLKEN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-19予約済みR/W0h
18I2SPLLCLKDIVENR/W0hI2SPLLCLKDIVEN は、I2S に供給される PLL ソース クロックの分周機能を有効または無効にします。
  • 0h = クロック分周器は無効です (パススルー動作となり、I2SPLLCLKDIV の設定は適用されません)
  • 1h = クロック分周器は有効です (I2SPLLCLKDIV が適用されます)
17-16I2SPLLCLKDIVCFGR/W0hI2SPLLCLKDIVCFG は、PLL ソースから CAN への分周器の値を選択します。
  • 0h = CLK_OUT ソースを 4 分周します
  • 1h = CLK_OUT ソースを 8 分周します
  • 2h = CLK_OUT ソースを 12 分周します
  • 3h = CLK_OUT ソースを 16 分周します
15CANEXTDIVENR/W0hCANEXTDIVEN は、PLL ソースから CAN への分周器機能を有効または無効にします。
  • 0h = クロック分周器は無効です (パススルー動作となり、EXTDIVCAN は適用されません)
  • 1h = クロック分周器は有効です (EXTDIVCAN が適用されます)
14-12EXTDIVCANR/W0hEXTDIVCAN は、PLL ソースから CAN への分周器の値を選択します。
  • 0h = CLK_OUT ソースを 2 分周します
  • 1h = CLK_OUT ソースを 4 分周します
  • 2h = CLK_OUT ソースを 6 分周します
  • 3h = CLK_OUT ソースを 8 分周します
  • 4h = CLK_OUT ソースを 10 分周します
  • 5h = CLK_OUT ソースを 12 分周します
  • 6h = CLK_OUT ソースを 14 分周します
  • 7h = CLK_OUT ソースを 16 分周します
11MCLKEXTDIVENR/W0hMCLKEXTDIVEN は、PLL ソースから MCLK への分周器機能を有効または無効にします。
  • 0h = クロック分周器は無効です (パススルー動作となり、EXTDIVMCLK は適用されません)
  • 1h = クロック分周器は有効です (EXTDIVMCLK が適用されます)
10-8EXTDIVMCLKR/W0hEXTDIVMCLK は、PLL をクロックソースとする MCLK の分周器に設定する分周値を選択します。
  • 0h = CLK_OUT ソースを 2 分周します
  • 1h = CLK_OUT ソースを 4 分周します
  • 2h = CLK_OUT ソースを 6 分周します
  • 3h = CLK_OUT ソースを 8 分周します
  • 4h = CLK_OUT ソースを 10 分周します
  • 5h = CLK_OUT ソースを 12 分周します
  • 6h = CLK_OUT ソースを 14 分周します
  • 7h = CLK_OUT ソースを 16 分周します
7-1予約済みR/W0h
0EXCLKENR/W0hEXCLKEN は、CLK_OUT 外部クロック出力ブロックを有効にします。
  • 0h = CLK_OUT ブロックが無効です
  • 1h = CLK_OUT ブロックが有効です

2.8.25 GENCLKCFG レジスタ (オフセット = 1140h) [リセット = 00000X0Xh]

表 2-45に、GENCLKCFG を示します。

概略表に戻ります。

汎用クロック構成

表 2-45 GENCLKCFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-30予約済みR/W0h
29FCCLFCLKSRCR/W0hFCCLFCLKSRC は、システム LFCLK と外部供給 LFCLK のいずれかを選択します。
28-24FCCTRIGCNTR/W0hFCCTRIGCNT は、トリガ ウィンドウ内のトリガ クロック周期数を指定します。FCCTRIGCNT には、0h (トリガ クロックの一周期) から 1Fh (トリガ クロック 32 周期) までの値を指定できます。
23-22ANACPUMPCFGR/W0hANACPUMPCFG は、アナログ マルチプレクサ用チャージ ポンプ (VBOOST) の有効化方式を選択します。
  • 0h = VBOOST は、COMP、GPAMP、OPA からの要求に応じて有効化されます
  • 1h = デバイスが RUN モードまたは SLEEP モードにある場合、あるいは COMP/GPAMP/OPA のいずれかが有効になっている場合、VBOOST が有効になります
  • 2h = VBOOST は常に有効です
21FCCLVLTRIGR/W0hFCCLVLTRIG は、周波数クロック カウンタ (FCC) のトリガ モードを選択します。
  • 0h = 立ち上がりエッジから次の立ち上がりエッジまでをトリガとして動作
  • 1h = レベルトリガ
20FCCTRIGSRCR/W0hFCCTRIGSRC は、周波数クロック カウンタ (FCC) トリガ ソースを選択します。
  • 0h = FCC トリガは外部ピンです
  • 1h = FCC トリガは LFCLK です
19-16FCCSELCLKR/W0hFCCSELCLK は、周波数クロック カウンタ (FCC) クロック ソースを選択します。
  • 0h = FCC クロックは MCLK の 4 分周です
  • 1h = FCC クロックは SYSOSC です
  • 2h = FCC クロックは HFCLK です
  • 3h = FCC クロックは CLK_OUT 選択です
  • 4h = FCC クロックは SYSPLLCLK0 です
  • 5h = FCC クロックは SYSPLLCLK1 です
  • 6h = FCC クロックは SYSPLLCLK2X です
  • 7h = FCC クロックは FCCIN 外部入力です
15-9予約済みR/W0h
8CANCLKSRCR/W0hCANCLKSRC は、CANCLK ソースを選択します。
  • 0h = CANCLK ソースは HFCLK です
  • 1h = CANCLK ソースは SYSPLLOUT0 または SYSPLLOUT2x です
7EXCLKDIVENR/W0hEXCLKDIVEN は、CLK_OUT 外部クロック出力ブロックの分周機能を有効または無効にします。
  • 0h = クロック分周器は無効です (パススルー動作となり、EXCLKDIVVAL は適用されません)
  • 1h = クロック分周器は有効です (EXCLKDIVVAL が適用されます)
6-4EXCLKDIVVALR/W0hEXCLKDIVVAL は、CLK_OUT 外部クロック出力ブロック内の分周器に設定する分周値を選択します。
  • 0h = CLK_OUT ソースを 2 分周します
  • 1h = CLK_OUT ソースを 4 分周します
  • 2h = CLK_OUT ソースを 6 分周します
  • 3h = CLK_OUT ソースを 8 分周します
  • 4h = CLK_OUT ソースを 10 分周します
  • 5h = CLK_OUT ソースを 12 分周します
  • 6h = CLK_OUT ソースを 14 分周します
  • 7h = CLK_OUT ソースを 16 分周します
3予約済みR/W0h
2-0EXCLKSRCR/W0hEXCLKSRC は、CLK_OUT 外部クロック出力ブロックのクロック ソースを選択します。ULPCLK を使用するには、CLK_OUT 分周器 (EXCLKDIVEN) を有効にする必要があります
  • 0h = CLK_OUT は SYSOSC です
  • 1h = CLK_OUT は ULPCLK です (EXCLKDIVEN を有効にする必要があります)
  • 2h = CLK_OUT は LFCLK です
  • 3h = 予約済み
  • 4h = CLK_OUT は HFCLK です
  • 5h = CLK_OUT は SYSPLLCLK1 です (SYSPLLCLK1 は 48MHz 以下である必要があります)

2.8.26 PMODECFG レジスタ (オフセット = 1144h) [リセット = 00000000h]

表 2-46に、PMODECFG を示します。

概略表に戻ります。

電力モードの構成

表 2-46 PMODECFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-2予約済みR/W0h
1-0DSLEEPR/W0hDSLEEP は、CPU から DEEPSLEEP 要求が発行された際に移行する動作モードを選択します。
  • 0h = ストップ モードに移行します
  • 1h = スタンバイ モードに移行します
  • 2h = シャットダウン モードに移行します
  • 3h = 予約済み

2.8.27 MLDOLPENCFG レジスタ (オフセット = 1148h) [リセット = 000000XXh]

表 2-47に、MLDOLPENCFG を示します。

概略表に戻ります。

LDO 構成制御

表 2-47 MLDOLPENCFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-9予約済みR/W0h
8SVBPRETDISR/W0hストップ モードおよびスタンバイ モード時に、コア LDO をリテンション回路から切り離す動作を無効にする制御
  • 0h = ストップ モードおよびスタンバイ モード中は、コア LDO をリテンション ドメインから切り離します
  • 1h = STOP およびスタンバイ中にコア LDO を保持ドメインから接続解除しないでください
7-1予約済みR/W0h
0CVLODISR/W0hストップおよびスタンバイのためのコア電圧の低下を無効にする制御
  • 0h = ストップ モードおよびスタンバイ モード時にコア電圧を低下させます
  • 1h = ウェークアップを高速化するため、ストップ モードおよびスタンバイ モード時にコア電圧を低下させません

2.8.28 FCC レジスタ (オフセット = 1150h) [リセット = 00000000h]

FCC を表 2-48 に示します。

概略表に戻ります。

周波数クロック カウンタ (FCC) のカウント

表 2-48 FCC レジスタ フィールドの説明
ビットフィールドタイプリセット説明
31-22予約済みR0h
21-0データR0h周波数クロック カウンタ (FCC) カウント値。

2.8.29 PMULDOSPARECTL レジスタ (オフセット = 1154h) [リセット = 00000000h]

表 2-49に、PMULDOSPARECTL を示します。

概略表に戻ります。

LDO スペア制御

表 2-49 PMULDOSPARECTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-4予約済みR/W0h
3-0sparectrlR/W0hM33 用の予備 PMU LDO 制御

2.8.30 SYSCTL_ECO_REG1 レジスタ (オフセット = 1158h) [リセット = 00000000h]

SYSCTL_ECO_REG1 を表 2-50 に示します。

概略表に戻ります。

Sysctl ECO Reg 1

表 2-50 SYSCTL_ECO_REG1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-0ecoregR/W0hM33 用 ECO Reg 1

2.8.31 SYSCTL_ECO_REG2 レジスタ (オフセット = 115Ch) [リセット = 00000000h]

SYSCTL_ECO_REG2 を表 2-51 に示します。

概略表に戻ります。

Sysctl ECO Reg 2

表 2-51 SYSCTL_ECO_REG2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-0ecoregR/W0hM33 用 ECO Reg 2

2.8.32 SYSTEMCFG レジスタ (オフセット = 1180h) [リセット = 00XXXXXXh]

表 2-52に、SYSTEMCFG を示します。

概略表に戻ります。

システム構成

表 2-52 SYSTEMCFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0h更新する内容とともに、キー値 1Bh (27) をキーに書き込む必要があります。0 として読み取ります
  • 1Bh = 書き込みを実行します
23-9予約済みR/W0h
8SUPERCAPENR/W0hSUPERCAP は、バッテリ バックアップ システムを SUPERCAP から給電できるかどうかを指定します
  • 0h = SUPERCAP 機能は有効ではありません
  • 1h = SUPERCAP 機能は有効ではありません
7-3予約済みR/W0h
2FLASHECCRSTDISR/W1hFLASHECCRSTDIS は、フラッシュ ECC ダブル エラー検出 (DED) 時に、SYSRST を発生させるか NMI を発生させるかを指定します。
  • 0h = フラッシュ ECC DED は SYSRST をトリガします
  • 1h = フラッシュ ECC DED は NMI をトリガします
1予約済みR/W0h
0WWDTLP0RSTDISR/W0hWWDTLP0RSTDIS は、WWDT エラー イベント発生時に、BOOTRST を発生させるか NMI を発生させるかを指定します。
  • 0h = WWDTLP0 エラー イベントは BOOTRST をトリガします
  • 1h = WWDTLP0 エラー イベントは NMI をトリガします

2.8.33 SRAMCFG レジスタ (オフセット = 1184h) [リセット = 00XXXXXXh]

表 2-53に、SRAMCFG を示します。

概略表に戻ります。

システム SRAM の構成

表 2-53 SRAMCFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0h更新する内容とともに、キー値 B5h (181) をキーに書き込む必要があります。0 として読み取ります
  • B5h = 書き込みを実行します
23-20予約済みR/W0h
19BANKINITDIS3R/W0hSRAM BANK3 の初期化
  • 0h = OFF から ON に遷移するときに SRAM BANK3 を初期化します
  • 1h = OFF から ON に遷移するとき、SRAM BANK3 は初期化されません
18BANKINITDIS2R/W0hSRAM BANK2 の初期化
  • 0h = OFF から ON に遷移するときに SRAM BANK2 を初期化します
  • 1h = OFF から ON に遷移するとき、SRAM BANK2 は初期化されません
17BANKINITDIS1R/W0hSRAM BANK1 の初期化
  • 0h = OFF から ON に遷移するときに SRAM BANK1 を初期化します
  • 1h = OFF から ON に遷移するとき、SRAM BANK1 は初期化されません
16-0予約済みR/W0h

2.8.34 WRITELOCK レジスタ (オフセット = 1200h) [リセット = 00000000h]

表 2-54に、WRITELOCK を示します。

概略表に戻ります。

SYSCTL レジスタ書き込みロックアウト

表 2-54 WRITELOCK レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-1予約済みR/W0h
0アクティブR/W0hACTIVE は、重要な SYSCTL レジスタを書き込み保護するかどうかを制御します。
  • 0h = ロック可能なレジスタへの書き込みを許可します
  • 1h = ロック可能なレジスタへの書き込みを許可しません

2.8.35 CLKSTATUS レジスタ (オフセット = 1204h) [リセット = XXXXX0XXh]

表 2-55に、CLKSTATUS を示します。

概略表に戻ります。

クロック モジュール (CKM) のステータス

表 2-55 CLKSTATUS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31ANACLKERRR0hデバイスのクロック構成が、有効になっているアナログ ペリフェラルの動作モードに対応していない場合、ANACLKERR がセットされます。この場合、アナログ ペリフェラルが正常に動作しない可能性があります。
  • 0h = アナログ クロック エラーは未検出です
  • 1h = アナログ クロック エラーを検出しました
30予約済みR0h
29SYSPLLBLKUPDR0hSYSPLLBLKUPD は、SYSPLLCFG0/1 および SYSPLLPARAM0/1 への書き込みがブロックされる条件を示します。
  • 0h = SYSPLLCFG0/1 および SYSPLLPARAM0/1 への書き込みが許可されます
  • 1h = SYSPLLCFG0/1 および SYSPLLPARAM0/1 への書き込みはブロックされます
28HFCLKBLKUPDR0hHFCLKBLKUPD は、HFCLKCLKCFG レジスタへの書き込みがブロックされる条件を示します。
  • 0h = HFCLKCLKCFG への書き込みが許可されます
  • 1h = HFCLKCLKCFG への書き込みはブロックされます
27-26予約済みR0h
25FCCDONER0hFCCDONE は、周波数クロック カウンタのキャプチャが完了したことを示します。
  • 0h = FCC キャプチャは実行されていません
  • 1h = FCC キャプチャが完了しています
24FCLMODER0hFCLMODE は、SYSOSC 周波数補正ループ (FCL) が有効かどうかを示します。
  • 0h = SYSOSC FCL が無効です
  • 1h = SYSOSC FCL が有効です
23LFCLKFAILR0hLFCLKFAIL は、常時動作する LFCLK モニタが LFXT または LFCLK_IN クロックの停止故障を検出したことを示します。
  • 0h = LFCLK フォルト検出なし
  • 1h = LFCLK 停止故障を検出しました
22予約済みR0h
21HSCLKGOODR0hHSCLK 用に選択されたクロック ソースが正常に起動すると、ハードウェアによって HSCLKGOOD がセットされます。
  • 0h = HSCLK ソースは正しく起動しませんでした
  • 1h = HSCLK ソースは正常に開始しました
20HSCLKDEADR0hHSCLK 用に選択されたクロック ソースの起動が試行されたものの正常に起動しなかった場合、ハードウェアによって HSCLKDEAD がセットされます。
  • 0h = HSCLK ソースは正しく開始されていないか、正しく開始されていません
  • 1h = HSCLK ソースは正しく起動しませんでした
19-18予約済みR0h
17CURMCLKSELR0hCURMCLKSEL は、MCLK が現在 LFCLK から供給されているかどうかを示します。
  • 0h = MCLK は LFCLK から供給されていません
  • 1h = MCLK は LFCLK から供給されます
16CURHSCLKSELR0hCURHSCLKSEL は、HSCLK の現在のクロック ソースを示します。
  • 0h = HSCLK は現在、SYSPLL から供給されています
  • 1h = HSCLK は現在、HFCLK から供給されています
15予約済みR0h
14SYSPLLOFFR0hSYSPLLOFF は、SYSPLL が無効になっているか、起動時に正常に動作しなかったことを示します。SYSPLL が開始されると、SYSPLLOFF はハードウェアによってクリアされます。SYSPLL の起動後、SYSPLL 起動モニタが SYSPLL は正常に起動していないと判定した場合、SYSPLLOFF がセットされます。
  • 0h = SYSPLL は正しく開始され、有効になっています
  • 1h = SYSPLL は無効、または起動時に動作不能です
13HFCLKOFFR0hHFCLKOFF は、HFCLK が無効になっているか、起動時に正常に動作しなかったことを示します。HFCLK が開始されると、HFCLKOFF はハードウェアによってクリアされます。HFCLK の起動後、HFCLK 起動モニタが HFCLK は正常に起動していないと判定した場合、HFCLKOFF がセットされます。
  • 0h = HFCLK は正しく開始され、有効になっています
  • 1h = HFCLK は無効、または起動時に動作不能です
12HSCLKSOFFR0h高速クロック ソース (SYSPLL、HFCLK) が無効化、または無効化されている場合、HSCLKSOFF が設定されます。これは、HFCLKOFF と SYSPLLOFF の論理 AND です。
  • 0h = SYSPLL、HFCLK、または両方が正しく起動されて、有効のままです
  • 1h = SYSPLL と HFCLK の両方が、停止中または動作不能です
11LFOSCGOODR0hLFOSCGOOD は、LFOSC の起動が完了し、LFOSC が使用可能な状態になったことを示します。
  • 0h = LFOSC は使用可能な状態ではありません
  • 1h = LFOSC は使用可能な状態です
10LFXTGOODR0hLFXTGOOD は、LFXT が正しく開始されたかどうかを示します。LFXT が起動されると、ハードウェアによって LFXTGOOD がクリアされます。起動時の安定待ち時間が経過した後、LFXT のステータスが確認されます。LFXT が正常に起動した場合は LFXTGOOD ビットがセットされ、正常に起動しなかった場合はクリアされたままとなります。
  • 0h = LFXT は正しく開始しませんでした
  • 1h = LFXT は正常に開始しました
9SYSPLLGOODR0hSYSPLLGOOD は、SYSPLL が正常に起動したかどうかを示します。SYSPLL が開始されると、SYSPLLGOOD はハードウェアによってクリアされます。起動時の安定待ち時間が経過した後、SYSPLL のステータスが確認されます。SYSPLL が正常に起動した場合は SYSPLLGOOD ビットがセットされ、正常に起動しなかった場合はクリアされたままとなります。
  • 0h = SYSPLL は正しく開始しませんでした
  • 1h = SYSPLL は正常に開始しました
8HFCLKGOODR0hHFCLKGOOD は、HFCLK が正しく開始されたことを示します。HFXT が起動された場合、または HFCLK_IN が HFCLK ソースとして選択された場合、有効な HFCLK が検出されると、このビットはハードウェアによってセットされます。HFCLK が想定範囲内で動作していない場合はクリアされます。
  • 0h = HFCLK は正しく開始しませんでした
  • 1h = HFCLK は正常に開始しました
7-6LFCLKMUXR0hLFCLKMUX は、LFCLK のクロック ソースが内部 LFOSC、低周波水晶発振器 (LFXT)、または LFCLK_IN デジタル クロック入力のいずれであるかを示します。
  • 0h = LFCLK は内部 LFOSC から供給されます
  • 1h = LFCLK のクロック ソースは LFXT (水晶発振器) です
  • 2h = LFCLK のクロック ソースは LFCLK_IN (外部デジタルクロック入力) です
5予約済みR0h
4HSCLKMUXR0hHSCLKMUX は、現在 MCLK のクロック ソースとして高速クロック (HSCLK) が使用されているかどうかを示します。
  • 0h = MCLK は HSCLK から供給されていません
  • 1h = MCLK は HSCLK から供給されます
3-2予約済みR0h
1-0SYSOSCFREQR0hSYSOSCFREQ は、現在の SYSOSC の動作周波数を示します。
  • 0h = SYSOSC はベース周波数 (32MHz) で動作しています
  • 1h = SYSOSC は低周波数 (4MHz) で動作しています

2.8.36 SYSSTATUS レジスタ (オフセット = 1208h) [リセット = XXX00X00h]

表 2-56に、SYSSTATUS を示します。

概略表に戻ります。

システム ステータス情報

表 2-56 SYSSTATUS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-30REBOOTATTEMPTSR0hREBOOTATTEMPTS は、ユーザー アプリケーションが起動するまでに行われたブート試行回数を示します。
29-20予約済みR0h
19SRAMBANK3READYR0hSRAM BANK3 準備完了状態
  • 0h = SRAM BANK3 はアクセス可能な状態ではありません
  • 1h = SRAM BANK3 はアクセス可能な状態です
18SRAMBANK2READYR0hSRAM BANK2 準備完了状態
  • 0h = SRAM BANK2 はアクセス可能な状態ではありません
  • 1h = SRAM BANK2 はアクセス可能な状態です
17SRAMBANK1READYR0hSRAM BANK1 準備完了状態
  • 0h = SRAM BANK1 はアクセス可能な状態ではありません
  • 1h = SRAM BANK1 はアクセス可能な状態です
16PKAREADYR0hPKAREADY は、PKA ペリフェラルの準備ができたことを示します。
  • 0h = PKA は使用可能な状態ではありません
  • 1h = PKA は使用可能な状態です
15予約済みR0h
14SHDNIOLOCKR0hSHDNIOLOCK は、シャットダウンにより IO がロックされていることを示します
  • 0h = シャットダウンにより IO はロックされていません
  • 1h = シャットダウンにより IO がロックされます
13SWDCFGDISR0hSWDCFGDIS は、ユーザーが SWD ポートの使用を無効にしているかどうかを示します
  • 0h = SWD ポートは有効です
  • 1h = SWD ポートは無効です
12EXTRSTPINDISR0hEXTRSTPINDIS は、ユーザーが外部リセット ピンの使用を無効にしているかどうかを示します
  • 0h = 外部リセット ピンが有効です
  • 1h = 外部リセット ピンが無効です
11-10予約済みR0h
9MCAN1READYR0hMCAN1READY は、MCAN1 ペリフェラルの準備ができたことを示します。
  • 0h = MCAN1 は使用可能な状態ではありません
  • 1h = MCAN1 の準備が完了しています
8MCAN0READYR0hMCAN0READY は、MCAN0 ペリフェラルの準備ができたことを示します。
  • 0h = MCAN0 は使用可能な状態ではありません
  • 1h = MCAN0 の準備が完了しています
7VBATGOODR0hVBAT 電源ドメインが有効な状態になると、ハードウェアによって VBATGOOD がセットされます。
  • 0h = VBAT 電源ドメインが有効ではありません
  • 1h = VBAT 電源ドメインは有効です
6PMUIREFGOODR0hPMU の電流リファレンスが使用可能な状態になると、ハードウェアによって PMUIREFGOOD がセットされます。
  • 0h = IREF は使用可能な状態ではありません
  • 1h = IREF は使用可能な状態です
5ANACPUMPGOODR0hANACPUMPGOOD は、VBOOST アナログ マルチプレクサ チャージ ポンプの準備ができたとき、ハードウェアで設定されます。
  • 0h = VBOOST は使用可能な状態ではありません
  • 1h = VBOOST は使用可能な状態です
4BORLVLR0hBORLVL は、BOR イベントが発生し、BOR スレッショルドがハードウェアによって BOR0 へ切り替えられたかどうかを示します。
  • 0h = BOR 違反は発生していません
  • 1h = BOR 違反が発生し、BOR スレッショルドが BOR0 に切り替えられました
3-2BORCURTHRESHOLDR0hBORCURTHRESHOLD は、アクティブ電圧低下リセットの電源監視構成を示します。
  • 0h = デフォルトの最小スレッショルドで、BOR0 - 違反によって BOR がトリガされます
  • 1h = BOR1 - 違反により BORLVL 割り込みが生成されます
  • 2h = BOR2 - 違反により BORLVL 割り込みが生成されます
  • 3h = BOR3 - 違反により BORLVL 割り込みが生成されます
1FLASHSECR0hFLASHSEC は、フラッシュ ECC のシングル ビット エラーが検出され、訂正されたかどうかを示します (SEC)。
  • 0h = フラッシュ ECC のシングル ビットエラーは検出されていません
  • 1h = フラッシュ ECC のシングル ビット エラーが検出され、訂正されました
0FLASHDEDR0hFLASHDED フラッシュ ECC ダブル ビット エラーが検出されたかどうかを示します (DED)。
  • 0h = フラッシュ ECC のダブル ビット エラーは検出されていません
  • 1h = フラッシュ ECC ダブル ビット エラーが検出されました

2.8.37 RSTCAUSE レジスタ (オフセット = 1220h) [リセット = 00000000h]

表 2-57に、RSTCAUSE を示します。

概略表に戻ります。

リセットの原因

表 2-57 RSTCAUSE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-5予約済みR0h
4-0IDRC0hID は読み取りからクリアまでのフィールドで、最後の読み取り以降の最小レベルのリセット要因を示します。
  • 0h = 最後の読み取り以降にリセットなし
  • 1h = POR 違反、SHUTDNSTOREx または PMU トリム パリティ障害
  • 2h = NRST トリガ POR (1 秒を超えて保持)
  • 3h = ソフトウェア トリガ POR
  • 4h = BOR0 - 違反
  • 5h = SHUTDOWN モード終了
  • 8h = PMU 以外のトリム パリティ障害
  • 9h = 致命的なクロック障害
  • Ch = NRST トリガ BOOTRST (1 秒未満で保持)
  • Ah = ソフトウェア トリガ BOOTRST
  • Eh = WWDT0 違反
  • 10h = BSL 終了
  • 11h = BSL エントリ
  • フラッシュの訂正不可能 ECC エラー
  • 15h = CPULOCK 違反
  • 1Ah= デバッグ トリガ SYSRST
  • 1Bh = ソフトウェア トリガ SYSRST
  • 1Ch= デバッグ トリガ CPURST
  • 1Dh = ソフトウェア トリガ CPURST

2.8.38 RESETLEVEL レジスタ (オフセット = 1300h) [リセット = 00000000h]

表 2-58に、RESETLEVEL を示します。

概略表に戻ります。

アプリケーションによってトリガされるリセット コマンドのリセット レベル

表 2-58 RESETLEVEL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-3予約済みR/W0h
2-0レベルR/W0hLEVEL は、RESETCMD をソフトウェア トリガによるリセット生成に設定したときに、発行するリセットの種類を指定するために使用します。
  • 0h = SYSRST を発行します (CPU とペリフェラルのみ)
  • 1h = BOOTRST (CPU、ペリフェラル、ブート構成ルーチン) を実行します
  • 2h = SYSRST を発行し、ブート ストラップ ローダ (BSL) に入ります
  • 3h = パワーオン リセット (POR) を実行します
  • 4h = SYSRST を実行し、ブート ストラップ ローダ (BSL) を終了します

2.8.39 RESETCMD レジスタ (オフセット = 1304h) [リセット = 00XXXXXXh]

表 2-59に、RESETCMD を示します。

概略表に戻ります。

アプリケーションによってトリガされたリセット コマンドを実行します

表 2-59 RESETCMD レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0hリセットを実行するには、GO とともにキー値 E4h (228) をキーに書き込む必要があります。
  • E4h = リセットを実行します
23-1予約済みW0h
0表示W0hRESETLEVEL.LEVEL で指定されたリセットを実行します。キーと一緒に書き込む必要があります。
  • 1h = リセットを実行します

2.8.40 BORTHRESHOLD レジスタ (オフセット = 1308h) [リセット = 00000000h]

表 2-60に、BORTHRESHOLD を示します。

概略表に戻ります。

BOR スレッショルドの選択

表 2-60 BORTHRESHOLD レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-2予約済みR/W0h
1-0レベルR/W0hLEVEL は、目的の BOR スレッショルドと BOR モードを指定します。
  • 0h = デフォルトの最小スレッショルドで、BOR0 - 違反によって BOR がトリガされます
  • 1h = BOR1 - 違反により BORLVL 割り込みが生成されます
  • 2h = BOR2 - 違反により BORLVL 割り込みが生成されます
  • 3h = BOR3 - 違反により BORLVL 割り込みが生成されます

2.8.41 BORCLRCMD レジスタ (オフセット = 130Ch) [リセット = 00XXXXXXh]

表 2-61に、BORCLRCMD を示します。

概略表に戻ります。

BOR スレッショルドの設定

表 2-61 BORCLRCMD レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0hクリア処理および BOR スレッショルドの変更を実行するには、GO とともにキー値 C7h (199) をキーに書き込む必要があります。
  • C7h = クリアを実行します
23-1予約済みW0h
0表示W0hGO は、それ以前の BOR 違反ステータス表示をクリアし、アクティブな BOR モードを BORTHRESHOLD レジスタの LEVEL フィールドで指定されたモードに変更しようとします。
  • 1h = クリアを実行します

2.8.42 SYSOSCFCLCTL レジスタ (オフセット = 1310h) [リセット = 00XXXXXXh]

表 2-62に、SYSOSCFCLCTL を示します。

概略表に戻ります。

SYSOSC 周波数補正ループ (FCL) ROSC のイネーブル

表 2-62 SYSOSCFCLCTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0hFCL を有効にするには、SETUSEFCL とともにキー値 2Ah (42) をキーに書き込む必要があります。
  • 2Ah = コマンドを実行します
23-1予約済みW0h
0SETUSEFCLW0hSETUSEFCL を設定して、SYSOSC の周波数補正ループを有効にします。一度有効にすると、この状態は次回の BOOTRST までロックされます。
  • 1h = SYSOSC FCL を有効にします

2.8.43 LFXTCTL レジスタ (オフセット = 1314h) [リセット = 00XXXXXXh]

表 2-63に、LFXTCTL を示します。

概略表に戻ります。

LFXT および LFCLK の制御

表 2-63 LFXTCTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0h対応するビットをセットするには、STARTLFXT または SETUSELFXT のいずれかとともに、キー値 91h (145) をキーへ書き込む必要があります。
  • 91h = コマンドを実行します
23-2予約済みW0h
1SETUSELFXTW0hSETUSELFXT を設定して、LFCLK を LFXT に切り替えます。セットされると、次の BOOTRST まで SETUSELFXT は設定されたままになります。
  • 0h = 0
  • 1h = LFXT を LFCLK ソースとして使用します
0STARTLFXTW0hSTARTLFXT を設定して、低周波数水晶発振器 (LFXT) を開始します。一度セットされると、次の BOOTRST まで STARTLFXT は設定されたままになります。
  • 0h = LFXT は開始されていません
  • 1h = LFXT を開始

2.8.44 EXLFCTL レジスタ (オフセット = 1318h) [リセット = 00XXXXXXh]

表 2-64に、EXLFCTL を示します。

概略表に戻ります。

LFCLK_IN および LFCLK の制御

表 2-64 EXLFCTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0hSETUSEEXLF を設定するには、SETUSEEXLF とともにキー値 36h (54) をキーへ書き込む必要があります。
  • 36h = コマンドを実行します
23-1予約済みW0h
0SETUSEEXLFW0hSETUSEEXLF を設定して、LFCLK を LFCLK_IN デジタル クロック入力に切り替えます。セットされると、次の BOOTRST まで SETUSEEXLF は設定されたままになります。
  • 1h = LFCLK のクロック ソースとして LFCLK_IN を使用します

2.8.45 SHDNIOREL レジスタ (オフセット = 131Ch) [リセット = 00XXXXXXh]

表 2-65に、SHDNIOREL を示します。

概略表に戻ります。

シャットダウン IO 解放制御

表 2-65 SHDNIOREL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0hリリースを設定するには、キー値 91h をリリースとともにキーへ書き込む必要があります。
  • 91h = コマンドを実行します
23-1予約済みW0h
0リリースW0hシャットダウン モードの終了後に IO を解放するようにリリースを設定します。
  • 1h = IO をリリースします

2.8.46 EXRSTPIN レジスタ (オフセット = 1320h) [リセット = 00XXXXXXh]

表 2-66に、EXRSTPIN を示します。

概略表に戻ります。

NRST ピンのリセット機能を無効にします

表 2-66 EXRSTPIN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0hリセット機能を無効にするには、DISABLE とともにキー値 1Eh を書き込む必要があります。
  • 1Eh = コマンドを実行します
23-1予約済みW0h
0無効化W0hDISABLE を設定して、NRST ピンのリセット機能を無効にします。一度設定されると、この構成は次の POR までロックされます。
  • 0h = NRST ピンのリセット機能を有効にします
  • 1h = NRST ピンのリセット機能を無効にします

2.8.47 SYSSTATUSCLR レジスタ (オフセット = 1324h) [リセット = 00XXXXXXh]

表 2-67に、SYSSTATUSCLR を示します。

概略表に戻ります。

SYSSTATUS のスティッキー ビットをクリアします

表 2-67 SYSSTATUSCLR レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0hECC 状態をクリアするには、キー値 CEh (206) を ALLECC と一緒にキーに書き込む必要があります。
  • CEh = コマンドを発行します
23-1予約済みW0h
0ALLECCW0hECC 関連のすべての SYSSTATUS 表示をクリアするには、ALLECC をセットします。
  • 1h = ECC エラー状態をクリアします

2.8.48 SWDCFG レジスタ (オフセット = 1328h) [リセット = 00XXXXXXh]

SWDCFG を表 2-68 に示します。

概略表に戻ります。

SWD ピンで SWD 機能を無効化します

表 2-68 SWDCFG レジスタ フィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0hSWD 機能を無効にするには、DISABLE とともにキー値 62h (98) をキーに書き込む必要があります。
  • 62h = コマンドを実行します
23-1予約済みW0h
0無効化W0hDISABLE に設定すると、SWD ピンの SWD 機能が無効になり、SWD ピンを GPIO として使用できるようになります。
  • 1h = SWD ピンの SWD 機能を無効化します

2.8.49 FCCCMD レジスタ (オフセット = 132Ch) [リセット = 00XXXXXXh]

FCCCMD を表 2-69 に示します。

概略表に戻ります。

周波数クロック カウンタがキャプチャを開始します

表 2-69 FCCCMD レジスタ フィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0hキャプチャを開始するには、キー値 0Eh (14) を GO に書き込む必要があります。
  • 0Eh = コマンドを実行します
23-1予約済みW0h
0表示W0hGO を設定して、周波数クロック カウンタ (FCC) を使用してキャプチャを開始します。
  • 1h = 1

2.8.50 SHUTDNSTORE0 レジスタ (オフセット = 1400h) [リセット = 00000000h]

SHUTDNSTORE0 を表 2-70 に示します。

概略表に戻ります。

シャットダウン ストレージ メモリ (バイト 0)

表 2-70 SHUTDNSTORE0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みR/W0h
7-0データR/W0hシャットダウン ストレージ バイト 0

2.8.51 SHUTDNSTORE1 レジスタ (オフセット = 1404h) [リセット = 00000000h]

SHUTDNSTORE1 を表 2-71 に示します。

概略表に戻ります。

シャットダウン ストレージ メモリ (バイト 1)

表 2-71 SHUTDNSTORE1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みR/W0h
7-0データR/W0hシャットダウン ストレージ バイト 1

2.8.52 SHUTDNSTORE2 レジスタ (オフセット = 1408h) [リセット = 00000000h]

SHUTDNSTORE2 を表 2-72 に示します。

概略表に戻ります。

シャットダウン ストレージ メモリ (バイト 2)

表 2-72 SHUTDNSTORE2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みR/W0h
7-0データR/W0hシャットダウン ストレージ バイト 2

2.8.53 SHUTDNSTORE3 レジスタ (オフセット = 140Ch) [リセット = 00000000h]

SHUTDNSTORE3 を表 2-73 に示します。

概略表に戻ります。

シャットダウン ストレージ メモリ (バイト 3)

表 2-73 SHUTDNSTORE3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みR/W0h
7-0データR/W0hシャットダウン ストレージ バイト 3

2.8.54 ADCSEQFRCGB レジスタ (オフセット = 1410h) [リセット = 00000000h]

表 2-74に、ADCSEQFRCGB を示します。

概略表に戻ります。

ADC グローバル シーケンス強制

表 2-74 ADCSEQFRCGB レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-4予約済みR/W0h
3SEQ3R/W0hSEQ3 に対する同期 SW トリガを生成します
2SEQ2R/W0hSEQ2 に対する同期 SW トリガを生成します
1SEQ1R/W0hSEQ1 に対する同期 SW トリガを生成します
0SEQ0R/W0hSEQ0 に対する同期 SW トリガを生成します

2.8.55 ADCSEQFRCGBSEL レジスタ (オフセット = 1414h) [リセット = 00000000h]

表 2-75に、ADCSEQFRCGBSEL を示します。

概略表に戻ります。

ADC グローバル シーケンス強制選択

表 2-75 ADCSEQFRCGBSEL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-2予約済みR/W0h
1ADCBR/W0hADCB 用の同期 SW トリガを生成します
0ADCAR/W0hADCA 用の同期 SW トリガを生成します

2.8.56 M33SPARESOCLOCK1 レジスタ (オフセット = 1418h) [リセット = 00000000h]

M33SPARESOCLOCK1 を表 2-76 に示します。

概略表に戻ります。

M33C1 スペア SOC ロックレジスタ 1

表 2-76 M33SPARESOCLOCK1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-0SPARER/W0h予備 SOC ロック レジスタ 1

2.8.57 M33SPARESOCLOCK2 レジスタ (オフセット = 141Ch) [リセット = 00000000h]

M33SPARESOCLOCK2 を表 2-77 に示します。

概略表に戻ります。

M33C1 スペア SOC ロックレジスタ 2

表 2-77 M33SPARESOCLOCK2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-0SPARER/W0h予備 SOC ロック レジスタ 2

2.8.58 SYSCTL_READ_REG レジスタ (オフセット = 1420h) [リセット = 00000000h]

表 2-78に、SYSCTL_READ_REG を示します。

概略表に戻ります。

Sysctl 読み取り専用レジスタ

表 2-78 SYSCTL_READ_REG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-0ecoregR/W0h読み取り専用レジスタ

2.8.59 FWEPROTMAIN レジスタ (オフセット = 3000h) [リセット = 00000000h]

表 2-79に、FWEPROTMAIN を示します。

概略表に戻ります。

フラッシュのアドレス 0x0 から始まる各ビットに対して、1 セクタの書き込み / 消去

表 2-79 FWEPROTMAIN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-0データR/W0h未使用

2.8.60 FWPROTMAINDATA レジスタ (オフセット = 3014h) [リセット = 00000000h]

表 2-80に、FWPROTMAINDATA を示します。

概略表に戻ります。

データ バンクの最初の 4 セクタに対する読み取り / 書き込み保護

表 2-80 FWPROTMAINDATA レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-8予約済みR/W0h
7-0データR/W0h未使用

2.8.61 FRXPROTMAINSTART レジスタ (オフセット = 3018h) [リセット = 000000XXh]

表 2-81に、FRXPROTMAINSTART を示します。

概略表に戻ります。

フラッシュ RX 保護の開始アドレス

表 2-81 FRXPROTMAINSTART レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-22予約済みR/W0h
21-6ADDRR/W0h未使用
5-0予約済みR/W0h

2.8.62 FRXPROTMAINEND レジスタ (オフセット = 301Ch) [リセット = 000000XXh]

表 2-82に、FRXPROTMAINEND を示します。

概略表に戻ります。

フラッシュ RX 保護の終了アドレス

表 2-82 FRXPROTMAINEND レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-22予約済みR/W0h
21-6ADDRR/W0h未使用
5-0予約済みR/W0h

2.8.63 FIPPROTMAINSTART レジスタ (オフセット = 3020h) [リセット = 000000XXh]

表 2-83に、FIPPROTMAINSTART を示します。

概略表に戻ります。

フラッシュ IP 保護の開始アドレス

表 2-83 FIPPROTMAINSTART レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-22予約済みR/W0h
21-6ADDRR/W0h未使用
5-0予約済みR/W0h

2.8.64 FIPPROTMAINEND レジスタ (オフセット = 3024h) [リセット = 000000XXh]

表 2-84に、FIPPROTMAINEND を示します。

概略表に戻ります。

フラッシュ IP 保護の終了アドレス

表 2-84 FIPPROTMAINEND レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-22予約済みR/W0h
21-6ADDRR/W0h未使用
5-0予約済みR/W0h

2.8.65 FLBANKSWPPOLICY レジスタ (オフセット = 3038h) [リセット = 00XXXXXXh]

表 2-85に、FLBANKSWPPOLICY を示します。

概略表に戻ります。

フラッシュ バンク スワップ方針

表 2-85 FLBANKSWPPOLICY レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0h書き込みを行うには、キーが 0xCA (202) である必要があります
  • CAh = キーを書き込みます
23-1予約済みW0h
0無効化W0h1：フラッシュ バンクのスワップを許可するポリシーを無効にします
  • 1h = バンク スワップを禁止します

2.8.66 FLBANKSWP レジスタ (オフセット = 303Ch) [リセット = 00XXXXXXh]

表 2-86に、FLBANKSWP を示します。

概略表に戻ります。

フラッシュ メイン バンクのアドレス スワップ

表 2-86 FLBANKSWP レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0hバンク スワップ構成を変更するには、USEUPPER とともにキー値 58h (88) を書き込む必要があります。
  • 58h = 書き込みを実行します
23-1予約済みW0h
0USEUPPERW0h1：上位バンクを論理 0 として使用します
  • 0h = 通常 (デフォルト) メモリ マップ アドレッシング方式
  • 1h = フラッシュ上位領域のアドレス空間を下位領域と入れ替えました

2.8.67 FWENABLE レジスタ (オフセット = 3044h) [リセット = 00XXXXXXh]

表 2-87に、FWENABLE を示します。

概略表に戻ります。

セキュリティ ファイアウォール イネーブル レジスタ

表 2-87 FWENABLE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0h未使用
  • 76h = キーを書き込みます
23-9予約済みW0h
8SRAMBOUNDARYLOCKW0h未使用
  • 1h = SRAMBOUNDARY MMR がロックされています
7予約済みW0h
6FLIPPROTW0h未使用
  • 1h = フラッシュ IP 保護をオンにします
5予約済みW0h
4FLRXPROTW0h未使用
  • 1h = フラッシュの読み取り実行保護をオンにします
3-0予約済みW0h

2.8.68 SECSTATUS レジスタ (オフセット = 3048h) [リセット = 00000XXXh]

表 2-88に、SECSTATUS を示します。

概略表に戻ります。

セキュリティ設定ステータス

表 2-88 SECSTATUS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-13予約済みR0h
12FLBANKSWPR0h1：上部と下部のバンクが入れ替えられました
11予約済みR0h
10FLBANKSWPPOLICYR0h1：上位バンクと下位バンクのスワップが許可されます
  • 0h = 0
  • 1h = 1
9予約済みR0h
8SRAMBOUNDARYLOCKR0h未使用
  • 0h = 0
  • 1h = 1
7予約済みR0h
6FLIPPROTR0h未使用
  • 0h = 0
  • 1h = 1
5予約済みR0h
4FLRXPROTR0h未使用
  • 0h = 0
  • 1h = 1
3予約済みR0h
2CSCEXISTSR0h1：CSC がシステムに存在します
  • 0h = システムに CSC はありません
  • 1h = システムに CSC があります
1予約済みR0h
0INITDONER0h1：CSC が完了しました
  • 0h = INIT はまだ完了していません
  • 1h = INIT が完了

2.8.69 INITDONE レジスタ (オフセット = 3060h) [リセット = 00XXXXXXh]

表 2-89に、INITDONE を示します。

概略表に戻ります。

INITCODE PASS

表 2-89 INITDONE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
31-24KEYW0h書き込みを行うには、キーが 0x9D (157) である必要があります
  • 9Dh = リセットを実行します
23-1予約済みW0h
0合格W0hINITCODE に 1 を書き込むと PASS となります。書き込まれず、かつブロックされていない場合は、タイムアウトが発生します
  • 1h = INITCODE PASS