JADU157A December   2025  – June 2026 MSPM33C321A , MSPM33C321A-Q1

 

  1.   1
  2.   はじめにお読みください
    1.     このマニュアルについて
    2.     表記規則
    3.     用語集
    4.     関連資料
    5.     サポート・リソース
    6.     商標
  3. 1 アーキテクチャ
    1. 1.1 アーキテクチャの概要
    2. 1.2 バス編成
    3. 1.3 プラットフォーム メモリ マップ
      1. 1.3.1 コード領域
      2. 1.3.2 SRAM 領域
      3. 1.3.3 ペリフェラル領域
      4. 1.3.4 システム PPB 領域
    4. 1.4 ブート構成
      1. 1.4.1 構成メモリ
      2. 1.4.2 NON_MAIN_Configuration レジスタ
    5. 1.5 ファクトリ定数
      1. 1.5.1 FACTORYREGION レジスタ
    6. 1.6 メモリの構成
      1. 1.6.1 memcfg レジスタ
  4. 2  PMCU
    1. 2.1 PMCU の概要
      1. 2.1.1 パワー ドメイン
      2. 2.1.2 動作モード
        1. 2.1.2.1 RUN モード
        2. 2.1.2.2 SLEEP モード
        3. 2.1.2.3 STOP モード
        4. 2.1.2.4 STANDBY モード
        5. 2.1.2.5 シャットダウン モード
        6. 2.1.2.6 低消費電力モード動作の中断
    2. 2.2 パワー マネージメント (PMU)
      1. 2.2.1 電源
      2. 2.2.2 コア レギュレータ
      3. 2.2.3 電源スーパーバイザ
        1. 2.2.3.1 パワー オン リセット (POR)
        2. 2.2.3.2 ブラウンアウト リセット (BOR)
        3. 2.2.3.3 電源変更時の POR および BOR 動作
      4. 2.2.4 バンドギャップ リファレンス
      5. 2.2.5 アナログ マルチプレクサ用 VBOOST
      6. 2.2.6 ペリフェラル イネーブル
        1. 2.2.6.1 低消費電力モードでのペリフェラルの自動無効化
    3. 2.3 クロック モジュール (CKM)
      1. 2.3.1 発振器
        1. 2.3.1.1 内部低周波数発振器 (LFOSC)
        2. 2.3.1.2 内部システム発振器 (SYSOSC)
          1. 2.3.1.2.1 SYSOSC ギア シフト
          2. 2.3.1.2.2 SYSOSC 周波数とユーザー トリム
          3. 2.3.1.2.3 SYSOSC 周波数補正ループ
            1. 2.3.1.2.3.1 内部抵抗モードでの SYSOSC FCL
        3. 2.3.1.3 システム フェーズ ロック ループ (SYSPLL)
          1. 2.3.1.3.1 SYSPLL 出力周波数の構成
          2. 2.3.1.3.2 SYSPLL ルックアップ パラメータのロード
          3. 2.3.1.3.3 SYSPLL 起動時間
        4. 2.3.1.4 低周波数水晶発振器 (LFXT)
        5. 2.3.1.5 LFCLK_IN (デジタル クロック)
        6. 2.3.1.6 高周波水晶発振器 (HFXT)
        7. 2.3.1.7 HFCLK_IN (デジタル クロック)
      2. 2.3.2 クロック
        1. 2.3.2.1  MCLK (メイン クロック) ツリー
        2. 2.3.2.2  MCLK/2 (ハーフ クロック)
        3. 2.3.2.3  MCLK/4 (クォーター クロック)
        4. 2.3.2.4  CPUCLK (プロセッサ クロック)
        5. 2.3.2.5  ULPCLK (ローパワー クロック)
        6. 2.3.2.6  MFCLK (中間周波数クロック)
        7. 2.3.2.7  LFCLK (低周波数クリスタル クロック)
        8. 2.3.2.8  HFCLK 高周波数外部クロック
        9. 2.3.2.9  CANCLK (CAN-FD 機能クロック)
        10. 2.3.2.10 I2SCLK (I2S 機能クロック)
        11. 2.3.2.11 RTCCLK (RTC クロック)
        12. 2.3.2.12 外部クロック出力 (CLK_OUT)
        13. 2.3.2.13 インフラストラクチャ向けのダイレクト クロック接続
      3. 2.3.3 クロック ツリー
        1. 2.3.3.1 ペリフェラル クロック ソースの選択
    4. 2.4 クロック モニタ
      1. 2.4.1 LFCLK モニタ
      2. 2.4.2 MCLK モニタ
      3. 2.4.3 スタートアップ モニタ
        1. 2.4.3.1 LFOSC スタートアップ モニタ
        2. 2.4.3.2 LFXT スタートアップ モニタ
        3. 2.4.3.3 HFCLK スタートアップ モニタ
        4. 2.4.3.4 SYSPLL スタートアップ モニタ
        5. 2.4.3.5 HSCLK のステータス
    5. 2.5 周波数クロック カウンタ (FCC)
      1. 2.5.1 FCC の使用
      2. 2.5.2 FCC 周波数の計算と精度
    6. 2.6 システム コントローラ (SYSCTL)
      1. 2.6.1 リセットおよびデバイス初期化
        1. 2.6.1.1 リセット レベル
          1. 2.6.1.1.1 パワーオン リセット (POR) リセット レベル
          2. 2.6.1.1.2 ブラウンアウト リセット (BOR) リセット レベル
          3. 2.6.1.1.3 ブート リセット (BOOTRST) リセット レベル
          4. 2.6.1.1.4 システム リセット (SYSRST) リセット レベル
          5. 2.6.1.1.5 CPU のみのリセット (CPURST) リセットレベル
        2. 2.6.1.2 電源投入後の初期条件
        3. 2.6.1.3 NRST ピン
        4. 2.6.1.4 SWD ピン
        5. 2.6.1.5 ソフトウェアでリセットを生成する
        6. 2.6.1.6 リセットの原因
        7. 2.6.1.7 ペリフェラル リセット制御
        8. 2.6.1.8 ブート失敗時の処理
      2. 2.6.2 動作モード選択
      3. 2.6.3 非同期高速クロック要求
      4. 2.6.4 バンク アドレス スワップ
      5. 2.6.5 シャットダウン モードの処理 (存在する場合)
      6. 2.6.6 構成ロックアウト
      7. 2.6.7 システム ステータス
      8. 2.6.8 エラー処理
      9. 2.6.9 SYSCTL イベント
        1. 2.6.9.1 CPU 割り込みイベント (CPU_INT)
        2. 2.6.9.2 ノンマスカブル割り込みイベント (NMI)
    7. 2.7 クイック スタート リファレンス
      1. 2.7.1 デフォルトのデバイス構成
      2. 2.7.2 MFCLK の活用
      3. 2.7.3 STOP モードにおける消費電力の最適化
      4. 2.7.4 STANDBY モードにおける消費電力の最適化
      5. 2.7.5 MCLK と ULPCLK の精度向上
      6. 2.7.6 最大速度の MCLK を構成する
      7. 2.7.7 低消費電力モードでの高速クロック (SYSPLL、HFCLK) 処理
      8. 2.7.8 最小のウェークアップ レイテンシを実現するための最適化
    8. 2.8 SYSCTL レジスタ
  5. 3  CPU
    1. 3.1 概要
    2. 3.2 CPU
      1. 3.2.1 Arm Cortex-M33 CPU
      2. 3.2.2 CPU レジスタ ファイル
      3. 3.2.3 スタック動作
      4. 3.2.4 実行モードと権限レベル
      5. 3.2.5 アドレス空間とサポートされるデータ サイズ
      6. 3.2.6 セキュア メモリ パーティション分割
    3. 3.3 割り込みと例外
      1. 3.3.1 ペリフェラル割り込み (IRQ)
        1. 3.3.1.1 ネスト型ベクタ割り込みコントローラ (NVIC)
        2. 3.3.1.2 ウェークアップ コントローラ (WUC)
      2. 3.3.2 割り込みと例外テーブル
      3. 3.3.3 プロセッサのロックアップ シナリオ
    4. 3.4 CPU 周辺機器
      1. 3.4.1 システム コントロール ブロック (SCB)
      2. 3.4.2 システム ティック タイマ (SysTick)
      3. 3.4.3 メモリ保護ユニット (MPU)
      4. 3.4.4 セキュリティ属性単位
      5. 3.4.5 実装定義属性ユニット (IDAU)
      6. 3.4.6 浮動小数点演算ユニット (FPU)
      7. 3.4.7 デジタル信号処理拡張
    5. 3.5 読み取り専用メモリ (ROM)
  6. 4 セキュア ROM
    1. 4.1 ROM の概要
    2. 4.2 メモリ マップ
    3. 4.3 ブート構成ルーチン (BCR)
      1. 4.3.1 SWD 一括消去および工場出荷時のリセット コマンド
      2. 4.3.2 アプリケーションのハッシュ検証
      3. 4.3.3 高速ブート
    4. 4.4 ブートストラップ ローダ (BSL)
      1. 4.4.1 アプリケーションのバージョン
      2. 4.4.2 GPIO 起動
      3. 4.4.3 BSL トリガによる一括消去と工場出荷時リセット
    5. 4.5 ライフサイクル管理
      1. 4.5.1 デバイス サブタイプ
      2. 4.5.2 ライフサイクルの遷移
    6. 4.6 ブートおよびスタートアップ シーケンス
      1. 4.6.1 セキュア ブート
      2. 4.6.2 カスタマ セキュア コード (CSC)
  7. 5 NVM (フラッシュ)
    1. 5.1 NVM の概要
      1. 5.1.1 主な特長
      2. 5.1.2 システム コンポーネント
      3. 5.1.3 用語
    2. 5.2 フラッシュ メモリ バンク構成
      1. 5.2.1 バンク
      2. 5.2.2 フラッシュ メモリ領域
      3. 5.2.3 アドレス
        1. 5.2.3.1 フラッシュ メモリ マップ
    3. 5.3 フラッシュ コントローラ
      1. 5.3.1 フラッシュ コントローラ コマンドの概要
      2. 5.3.2 NOOP コマンド
      3. 5.3.3 PROGRAM コマンド
        1. 5.3.3.1 プログラム ビット マスキング動作
        2. 5.3.3.2 1 フラッシュ ワード未満のプログラミング
        3. 5.3.3.3 ターゲット データ アライメント (シングル フラッシュ ワード プログラミング対応デバイスのみ)
        4. 5.3.3.4 ターゲット データ アライメント (マルチワード プログラミング対応デバイス)
        5. 5.3.3.5 プログラム動作の実行
      4. 5.3.4 ERASE コマンド
        1. 5.3.4.1 セクタ消去マスキング動作
        2. 5.3.4.2 消去動作の実行
      5. 5.3.5 READVERIFY コマンド
        1. 5.3.5.1 READVERIFY 動作の実行
      6. 5.3.6 コマンド診断
        1. 5.3.6.1 コマンド ステータス
        2. 5.3.6.2 アドレス変換
        3. 5.3.6.3 パルス カウント
      7. 5.3.7 システム アドレスをバンク ID、領域 ID、およびバンク アドレスで上書きする
    4. 5.4 フラッシュ プログラミング インターフェイス
      1. 5.4.1 フラッシュ リソースの所有権チェック
      2. 5.4.2 許可チェック
      3. 5.4.3 FPI SEC エラー処理
      4. 5.4.4 バンク消去保護
    5. 5.5 フラッシュ読み取りインターフェイス
      1. 5.5.1 バンク アドレスのスワップ
      2. 5.5.2 ECC エラー処理
        1. 5.5.2.1 シングル ビット (訂正可能) エラー
        2. 5.5.2.2 デュアル ビット (訂正不可) エラー
      3. 5.5.3 GSC SEC エラー処理
    6. 5.6 FLASHCTL レジスタ
    7. 5.7 FRI レジスタ
  8. 6 EAM
    1. 6.1 EAM の概要
    2. 6.2 EAM 動作
      1. 6.2.1 セキュリティ エラー アグリゲータ
      2. 6.2.2 セーフティ エラー アグリゲータ
    3. 6.3 EAM レジスタ
  9. 7 ダイレクト メモリ アクセス (DMA)
    1. 7.1 DMA の概要
    2. 7.2 DMA 動作
      1. 7.2.1  アドレッシング モード
      2. 7.2.2  チャネル タイプ
      3. 7.2.3  転送モード
        1. 7.2.3.1 シングル転送
        2. 7.2.3.2 ブロック転送
        3. 7.2.3.3 反復シングル転送
        4. 7.2.3.4 反復ブロック転送
        5. 7.2.3.5 ストライド モード
      4. 7.2.4  拡張モード
        1. 7.2.4.1 フィル モード
        2. 7.2.4.2 テーブル モード
      5. 7.2.5  DMA 転送の開始
      6. 7.2.6  DMA 転送の停止
      7. 7.2.7  チャネルの優先度
      8. 7.2.8  バースト ブロック モード
      9. 7.2.9  システム割り込みでの DMA の使用
      10. 7.2.10 DMA コントローラ割り込み
      11. 7.2.11 DMA トリガ イベント ステータス
      12. 7.2.12 DMA 動作モードのサポート
        1. 7.2.12.1 RUN モードでの転送
        2. 7.2.12.2 スリープ モードでの転送
      13. 7.2.13 DMA アドレスおよびデータ エラー
      14. 7.2.14 割り込みとイベントのサポート
    3. 7.3 DMA レジスタ
  10. 8 イベント
    1. 8.1 イベントの概要
      1. 8.1.1 イベント パブリッシャ
      2. 8.1.2 イベント サブスクライバ
      3. 8.1.3 イベント ファブリック ルーティング
        1. 8.1.3.1 CPU 割り込みイベントルート (CPU_INT)
        2. 8.1.3.2 DMA トリガ イベント ルート (DMA_TRIGx)
        3. 8.1.3.3 汎用イベント ルート (GEN_EVENTx)
      4. 8.1.4 イベント ルーティング マップ
      5. 8.1.5 イベント伝播遅延
    2. 8.2 イベント オペレーション
      1. 8.2.1 CPU 割り込み
      2. 8.2.2 DMA トリガ
      3. 8.2.3 ペリフェラルからペリフェラルへのイベント
      4. 8.2.4 拡張モジュール ディスクリプション レジスタ
      5. 8.2.5 イベント レジスタの使用
        1. 8.2.5.1 イベント レジスタ
        2. 8.2.5.2 イベントの設定
        3. 8.2.5.3 アプリケーション ソフトウェアでの CPU 割り込みへの応答
        4. 8.2.5.4 ハードウェア イベント処理
  11. 9 IOMUX
    1. 9.1 IOMUX の概要
      1. 9.1.1 IO タイプとアナログ共有
    2. 9.2 IOMUX 動作
      1. 9.2.1 ペリフェラル機能 (PF) の割り当て
      2. 9.2.2 論理 High からハイ インピーダンスへの変換
      3. 9.2.3 ロジック反転
      4. 9.2.4 SHUTDOWN モードのウェークアップ ロジック
      5. 9.2.5 プルアップ / プルダウン抵抗
      6. 9.2.6 ドライブ強度制御
      7. 9.2.7 ヒステリシスおよびロジック レベル制御
    3. 9.3 IOMUX レジスタ
  12. 10汎用入出力 (GPIO)
    1. 10.1 GPIO の概要
    2. 10.2 GPIO 動作
      1. 10.2.1 GPIO ポート
      2. 10.2.2 GPIO 読み取り / 書き込みインターフェイス
      3. 10.2.3 GPIO 入力のグリッチ フィルタリングおよび同期
      4. 10.2.4 GPIO 高速ウェークア
      5. 10.2.5 イベント パブリッシャとサブスクライバ
    3. 10.3 GPIO レジスタ
  13. 11グローバル セキュリティ コントローラ
    1. 11.1 GSC の概要
      1. 11.1.1 GSC の機能
    2. 11.2 GSC 動作
      1. 11.2.1 機能ブロック図
      2. 11.2.2 ペリフェラル保護コントローラ
        1. 11.2.2.1 DMA コントローラのセキュリティ
      3. 11.2.3 SRAM 保護コントローラ
        1. 11.2.3.1 SRAM ページの使用モデル
      4. 11.2.4 フラッシュ保護コントローラ
        1. 11.2.4.1 フラッシュ バンク セキュリティの実装
        2. 11.2.4.2 フラッシュ隠ぺい保護
      5. 11.2.5 厳格なセキュアおよび特権コンテキスト保護
      6. 11.2.6 GSC 構成ロック
    3. 11.3 GSC レジスタ
  14. 12PKA
    1. 12.1 PKA の概要
      1. 12.1.1 PKA 機能
    2. 12.2 PKA 動作
      1. 12.2.1 機能ブロック図
      2. 12.2.2 動作原理
        1. 12.2.2.1 PKCP
        2. 12.2.2.2 シーケンサ
      3. 12.2.3 複合コマンド
      4. 12.2.4 コマンドの実行とステータス
      5. 12.2.5 初期化
      6. 12.2.6 割り込みサポート
        1. 12.2.6.1 割り込みソース
    3. 12.3 PKA レジスタ
  15. 13AESADV
    1. 13.1 AES の概要
      1. 13.1.1 AESADV 性能
    2. 13.2 AESADV 動作
      1. 13.2.1 キーのロード
      2. 13.2.2 入力データの書き込み
      3. 13.2.3 出力データの読み取り
      4. 13.2.4 動作の説明
        1. 13.2.4.1 シングル ブロック動作
        2. 13.2.4.2 電子コードブック (ECB) モード
          1. 13.2.4.2.1 ECB 暗号化
          2. 13.2.4.2.2 ECB 復号化
        3. 13.2.4.3 暗号ブロック チェーン (CBC) モード
          1. 13.2.4.3.1 CBC 暗号化
          2. 13.2.4.3.2 CBC 復号化
        4. 13.2.4.4 出力フィードバック (OFB) モード
          1. 13.2.4.4.1 OFB 暗号化
          2. 13.2.4.4.2 OFB 復号
        5. 13.2.4.5 暗号フィードバック (CFB) モード
          1. 13.2.4.5.1 CFB 暗号化
          2. 13.2.4.5.2 CFB 復号化
        6. 13.2.4.6 カウンタ (CTR) モード
          1. 13.2.4.6.1 CTR 暗号化
          2. 13.2.4.6.2 CTR 復号
        7. 13.2.4.7 ガロア カウンタ (GCM) モード
          1. 13.2.4.7.1 GHASH 動作
          2. 13.2.4.7.2 GCM の動作モード
            1. 13.2.4.7.2.1 自律 GCM 動作
              1. 13.2.4.7.2.1.1 GMAC
            2. 13.2.4.7.2.2 事前計算あり GCM
            3. 13.2.4.7.2.3 事前計算済みの H および Y0 暗号化値をゼロに強制した GCM 動作
        8. 13.2.4.8 暗号ブロック チェーン メッセージ認証コード (CCM)
          1. 13.2.4.8.1 CCM 動作
      5. 13.2.5 AES イベント
        1. 13.2.5.1 CPU 割り込みイベント パブリッシャ (CPU_EVENT)
        2. 13.2.5.2 DMA トリガ イベント パブリッシャ (DMA_TRIG_DATAIN)
        3. 13.2.5.3 DMA トリガ イベント パブリッシャ (DMA_TRIG_DATAOUT)
    3. 13.3 AESADV レジスタ
  16. 14SHA2
    1. 14.1 SHA の概要
      1. 14.1.1 SHA 機能
    2. 14.2 SHA 動作
      1. 14.2.1 機能ブロック図
      2. 14.2.2 HMAC コントローラ
      3. 14.2.3 HASH/HMAC エンジン
        1. 14.2.3.1 MAC キー入力による HMAC 処理
        2. 14.2.3.2 ダイジェストを使用した HMAC 処理
        3. 14.2.3.3 リロード ダイジェストを使用した HMAC 処理
    3. 14.3 SHA 自動フィード モード
    4. 14.4 SHA レジスタ
  17. 15CRC
    1. 15.1 CRC の概要
      1. 15.1.1 CRC16-CCITT
      2. 15.1.2 CRC32-ISO3309
    2. 15.2 CRC 動作
      1. 15.2.1 CRC ジェネレータの実装
      2. 15.2.2 構成
        1. 15.2.2.1 多項式選択
        2. 15.2.2.2 ビット順序
        3. 15.2.2.3 バイト スワップ
        4. 15.2.2.4 バイト順序
        5. 15.2.2.5 CRC C ライブラリとの互換性
    3. 15.3 CRCP0 のレジスタ
  18. 16キーストア
    1. 16.1 概要
    2. 16.2 詳細説明
    3. 16.3 KEYSTORECTL レジスタ
  19. 17TRNG
    1. 17.1 TRNG の概要
    2. 17.2 TRNG 動作
      1. 17.2.1 TRNG 生成データ パス
      2. 17.2.2 クロック構成と出力レート
      3. 17.2.3 低消費電力モードでの動作
      4. 17.2.4 ヘルス テスト
        1. 17.2.4.1 デジタル ブロックのスタートアップ セルフテスト
        2. 17.2.4.2 アナログ ブロックのスタートアップ セルフテスト
        3. 17.2.4.3 ランタイム ヘルス テスト
          1. 17.2.4.3.1 繰り返しカウント テスト
          2. 17.2.4.3.2 適応比率テスト
          3. 17.2.4.3.3 ランタイム ヘルス テストの失敗の処理
      5. 17.2.5 構成
        1. 17.2.5.1 TRNG ステート マシン
          1. 17.2.5.1.1 TRNG 状態の変更
        2. 17.2.5.2 TRNG の使用
        3. 17.2.5.3 TRNG イベント
          1. 17.2.5.3.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
    3. 17.3 TRNG レジスタ
  20. 18HSADC
    1. 18.1 概要
      1. 18.1.1 特長
      2. 18.1.2 ブロック図
    2. 18.2 HSADC 動作
      1. 18.2.1 ADC の構成可能性
        1. 18.2.1.1 ADC クロックの構成
        2. 18.2.1.2 電圧リファレンス
        3. 18.2.1.3 信号モード
          1. 18.2.1.3.1 予測される変換結果
          2. 18.2.1.3.2 変換結果の解釈
      2. 18.2.2 SOC の動作原理
        1. 18.2.2.1 HSADC シーケンサの動作
        2. 18.2.2.2 SOC の構成
        3. 18.2.2.3 トリガの動作
        4. 18.2.2.4 ADC アクイジション (サンプル / ホールド) ウィンドウ
        5. 18.2.2.5 サンプル コンデンサ リセット
        6. 18.2.2.6 ADC 入力モデル
        7. 18.2.2.7 チャネルの選択
      3. 18.2.3 EOC と割り込み動作
        1. 18.2.3.1 割り込みオーバーフロー
        2. 18.2.3.2 割り込みを続行モード
        3. 18.2.3.3 Early 割り込み構成モード
      4. 18.2.4 後処理ブロック
        1. 18.2.4.1 PPB 制限値検出
        2. 18.2.4.2 PPB オーバーサンプリング
          1. 18.2.4.2.1 累積、、および平均機能
      5. 18.2.5 ADC の結果
        1. 18.2.5.1 FIFO 動作
      6. 18.2.6 パワーアップ シーケンス
      7. 18.2.7 ADC タイミング
        1. 18.2.7.1 ADC のタイミング図
    3. 18.3 ADC_LITE_REGS レジスタ
    4. 18.4 ADC_LITE_RESULT_REGS レジスタ
  21. 19VREF
    1. 19.1 VREF の概要
    2. 19.2 VREF 動作
      1. 19.2.1 内部リファレンス生成
      2. 19.2.2 外部リファレンス入力
      3. 19.2.3 アナログ ペリフェラル インターフェイス
      4. 19.2.4 サンプル / ホールド モード
    3. 19.3 VREF レジスタ
  22. 20COMP
    1. 20.1 コンパレータの概要
    2. 20.2 コンパレータ動作
      1. 20.2.1  コンパレータの構成
      2. 20.2.2  コンパレータ チャネルの選択
      3. 20.2.3  コンパレータ出力
      4. 20.2.4  出力フィルタ
      5. 20.2.5  サンプリング出力モード
      6. 20.2.6  ブランキング モード
      7. 20.2.7  リファレンス電圧ジェネレータ
      8. 20.2.8  コンパレータ ヒステリシス
      9. 20.2.9  入力 SHORT スイッチ
      10. 20.2.10 アナログ比較機能
      11. 20.2.11 割り込みとイベントのサポート
        1. 20.2.11.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 20.2.11.2 汎用イベント パブリッシャ (GEN_EVENT)
        3. 20.2.11.3 汎用イベント サブスクライバ
    3. 20.3 COMP レジスタ
  23. 21UNICOMM
    1. 21.1 概要
      1. 21.1.1 ブロック図
    2. 21.2 Unicomm のアーキテクチャ
      1. 21.2.1 シリアル ペリフェラル グループ (SPG) の構成
        1. 21.2.1.1 I2C ペアリング
      2. 21.2.2 イネーブルおよびリセット
    3. 21.3 ハイレベル初期化
    4. 21.4 UNICOMM/SPGSS レジスタ
      1. 21.4.1 UNICOMM レジスタ
        1. 21.4.1.1 UNICOMM レジスタ
      2. 21.4.2 SPG レジスタ
        1. 21.4.2.1 SPGSS レジスタ
  24. 22UNICOMM UART
    1. 22.1 UART の概要
      1. 22.1.1 ペリフェラルの目的
      2. 22.1.2 特長
      3. 22.1.3 機能ブロック図
    2. 22.2 UART 動作
      1. 22.2.1 クロック制御
      2. 22.2.2 一般的なアーキテクチャとプロトコル
        1. 22.2.2.1 信号の説明
        2. 22.2.2.2 送信および受信ロジック
        3. 22.2.2.3 ビット サンプリング
        4. 22.2.2.4 ボーレート生成
        5. 22.2.2.5 データ転送
        6. 22.2.2.6 エラーおよびステータス
        7. 22.2.2.7 DMA 動作
        8. 22.2.2.8 内部ループバック動作
      3. 22.2.3 追加のプロトコルおよび機能のサポート
        1. 22.2.3.1  ローカル相互接続ネットワー (LIN) のサポート
          1. 22.2.3.1.1 LIN コマンダ送信
          2. 22.2.3.1.2 LIN レスポンダ受信
          3. 22.2.3.1.3 LIN レスポンダの送信遅延
        2. 22.2.3.2  フロー制御
        3. 22.2.3.3  RS485 をサポート
        4. 22.2.3.4  FIFO 動作
        5. 22.2.3.5  アイドル ライン マルチプロセッサ
        6. 22.2.3.6  9 ビット UART モード
        7. 22.2.3.7  DALI プロトコル
        8. 22.2.3.8  マンチェスタ符号化および復号化
        9. 22.2.3.9  IrDA エンコーダおよびデコーディング
        10. 22.2.3.10 ISO7816 スマート カードのサポート
        11. 22.2.3.11 アドレス検出
        12. 22.2.3.12 グリッチ抑制
      4. 22.2.4 低消費電力動作
      5. 22.2.5 リセットの考慮事項
      6. 22.2.6 UART の初期化
      7. 22.2.7 割り込みとイベントのサポート
        1. 22.2.7.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 22.2.7.2 DMA トリガ パブリッシャ (DMA_TRIG_RX、DMA_TRIG_TX)
      8. 22.2.8 エミュレーション モード
    3. 22.3 UNICOMMUART レジスタ
  25. 23UNICOMM-I2C
    1. 23.1 UNICOMM-I2C の概要
      1. 23.1.1 ペリフェラルの目的
      2. 23.1.2 特長
      3. 23.1.3 機能ブロック図
      4. 23.1.4 環境接続と外部接続
    2. 23.2 UNICOMM の共通インフラ
    3. 23.3 ペリフェラルの機能説明
      1. 23.3.1 クロック制御
        1. 23.3.1.1 クロック選択と I2C 速度
        2. 23.3.1.2 クロックの起動
      2. 23.3.2 信号の説明
      3. 23.3.3 一般アーキテクチャ
        1. 23.3.3.1  I2C バス機能の概要
        2. 23.3.3.2  開始条件と停止条件
        3. 23.3.3.3  デュアル アドレス
        4. 23.3.3.4  アドレス形式
          1. 23.3.3.4.1 7 ビット アドレスのデータ フォーマット
          2. 23.3.3.4.2 10 ビット アドレスのデータ フォーマット
        5. 23.3.3.5  アクノリッジ
        6. 23.3.3.6  リピート スタート
        7. 23.3.3.7  クロック ストレッチ
        8. 23.3.3.8  クロック Low タイムアウト
        9. 23.3.3.9  バースト モード
        10. 23.3.3.10 調停
        11. 23.3.3.11 マルチコントローラ モード
        12. 23.3.3.12 グリッチ抑制
        13. 23.3.3.13 DMA 動作
        14. 23.3.3.14 FIFO 動作
          1. 23.3.3.14.1 FIFO ステータス フラグ
          2. 23.3.3.14.2 FIFO レベル
          3. 23.3.3.14.3 FIFO の内容のクリア
        15. 23.3.3.15 通信の中断
        16. 23.3.3.16 低消費電力動作
        17. 23.3.3.17 SMBUS 3.0 のサポート
          1. 23.3.3.17.1 クイック コマンド
          2. 23.3.3.17.2 SMBUS 拡張アクノリッジ制御
          3. 23.3.3.17.3 クロック Low タイムアウト検出
          4. 23.3.3.17.4 クロックの High タイムアウト検出
          5. 23.3.3.17.5 累積クロック Low の拡張タイムアウト
          6. 23.3.3.17.6 パケット エラー チェック（PEC）
          7. 23.3.3.17.7 ホスト通知プロトコル
          8. 23.3.3.17.8 アラート応答プロトコル
          9. 23.3.3.17.9 アドレス解決プロトコル
      4. 23.3.4 プロトコルの記述と初期化
        1. 23.3.4.1 I2C コントローラ モード
          1. 23.3.4.1.1 I2C コントローラの初期化
          2. 23.3.4.1.2 I2C コントローラ ステータス
          3. 23.3.4.1.3 I2C コントローラ レシーバ モード
          4. 23.3.4.1.4 I2C コントローラ トランスミッタ モード
          5. 23.3.4.1.5 コントローラ トランザクションの構成
        2. 23.3.4.2 I2C ターゲット モード
          1. 23.3.4.2.1 I2C ターゲット初期化
          2. 23.3.4.2.2 I2C ターゲット ステータス
          3. 23.3.4.2.3 I2C ターゲット レシーバ モード
          4. 23.3.4.2.4 I2C ターゲット トランスミッタ モード
      5. 23.3.5 リセットの考慮事項
      6. 23.3.6 初期化
      7. 23.3.7 割り込みとイベントのサポート
        1. 23.3.7.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 23.3.7.2 DMA トリガ パブリッシャ (DMA_TRIG_RX、DMA_TRIG_TX)
      8. 23.3.8 エミュレーション モード
    4. 23.4 UNICOMM I2C レジスタ
      1. 23.4.1 UNICOMMI2CC のレジスタ
      2. 23.4.2 UNICOMMI2CT のレジスタ
  26. 24UNICOMM-SPI
    1. 24.1 UNICOMM-SPI の概要
      1. 24.1.1 ペリフェラルの目的
      2. 24.1.2 特長
      3. 24.1.3 機能ブロック図
      4. 24.1.4 外部接続と信号の説明
    2. 24.2 SPI 動作
      1. 24.2.1  クロック周波数サポート
        1. 24.2.1.1 SPI クロックの生成
      2. 24.2.2  一般アーキテクチャ
        1. 24.2.2.1 チップの選択とコマンドの処理
          1. 24.2.2.1.1 チップ セレクト制御
        2. 24.2.2.2 コマンド データ制御
        3. 24.2.2.3 データ フォーマット
        4. 24.2.2.4 遅延データ サンプリング
        5. 24.2.2.5 DMA 動作
      3. 24.2.3  FIFO 動作
        1. 24.2.3.1 FIFO サイズ
        2. 24.2.3.2 FIFO ステータス ビット
          1. 24.2.3.2.1 FIFO スレッショルド設定に基づく RIS.RX
          2. 24.2.3.2.2 FIFO スレッショルド設定に基づく RIS.TX
        3. 24.2.3.3 FIFO の内容のクリア
        4. 24.2.3.4 ハードウェアが空、フル、オーバーフローの状態を監視します
      4. 24.2.4  通信の中断
        1. 24.2.4.1 SPI IDLE 状態の要件
      5. 24.2.5  内部ループバック動作
      6. 24.2.6  反復転送モード
      7. 24.2.7  受信タイムアウト
      8. 24.2.8  ライン タイムアウト
      9. 24.2.9  プロトコルの記述
        1. 24.2.9.1 Motorola SPI フレーム フォーマット
        2. 24.2.9.2 テキサス インスツルメンツの同期シリアル フレーム フォーマット
      10. 24.2.10 ステータス フラグ
      11. 24.2.11 モジュール構成
      12. 24.2.12 リセットの考慮事項
      13. 24.2.13 初期化
      14. 24.2.14 割り込みとイベントのサポート
        1. 24.2.14.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 24.2.14.2 DMA トリガ パブリッシャ (DMA_TRIG_RX、DMA_TRIG_TX)
      15. 24.2.15 エミュレーション モード
        1. 24.2.15.1 正常停止
    3. 24.3 UNICOMMSPI レジスタ
  27. 25QSPI
    1. 25.1 QSPI の概要
      1. 25.1.1 ペリフェラルの目的
      2. 25.1.2 特長
      3. 25.1.3 機能ブロック図
      4. 25.1.4 外部接続と信号の説明
    2. 25.2 QSPI 動作
      1. 25.2.1 クロック制御
      2. 25.2.2 一般アーキテクチャ
        1. 25.2.2.1 チップ セレクト制御
        2. 25.2.2.2 データ フォーマット
        3. 25.2.2.3 遅延データ サンプリング
        4. 25.2.2.4 ループバック モード
        5. 25.2.2.5 FIFO 動作
        6. 25.2.2.6 DMA 動作
        7. 25.2.2.7 低消費電力モード
      3. 25.2.3 リセットの考慮事項
      4. 25.2.4 初期化
      5. 25.2.5 QSPI コントローラの説明
        1. 25.2.5.1 構成フレーム アクセス
        2. 25.2.5.2 ステータス フレーム アクセス
        3. 25.2.5.3 データのパッキングとアンパッキング
        4. 25.2.5.4 データ フレーム アクセス
          1. 25.2.5.4.1 SSS モード (QSPIFORMAT = 1000)
          2. 25.2.5.4.2 SSD モード (QSPIFORMAT = 1001)
          3. 25.2.5.4.3 SDD モード (QSPIFORMAT = 1010)
          4. 25.2.5.4.4 SSQ モード (QSPIFORMAT = 1011)
          5. 25.2.5.4.5 SQQ モード (QSPIFORMAT = 1100)
          6. 25.2.5.4.6 QQQ モード (QSPIFORMAT = 1101)
      6. 25.2.6 割り込みとイベントのサポート
        1. 25.2.6.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 25.2.6.2 DMA トリガ パブリッシャ (DMA_TRIG_RX、DMA_TRIG_TX)
      7. 25.2.7 エミュレーション モード
    3. 25.3 QSPI レジスタ
  28. 26CAN-FD
    1. 26.1 MCAN の概要
      1. 26.1.1 MCAN の機能
    2. 26.2 MCAN 環境
    3. 26.3 CAN ネットワークの基礎
    4. 26.4 MCAN の機能説明
      1. 26.4.1  クロックのセットアップ
      2. 26.4.2  モジュール クロックの要件
      3. 26.4.3  割り込み要求
      4. 26.4.4  動作モード
        1. 26.4.4.1 通常動作
        2. 26.4.4.2 CAN Classic
        3. 26.4.4.3 CAN FD の動作
      5. 26.4.5  ソフトウェアの初期化
      6. 26.4.6  トランスミッタ遅延補償
        1. 26.4.6.1 説明
        2. 26.4.6.2 トランスミッタ遅延補償測定
      7. 26.4.7  制限操作モード
      8. 26.4.8  バス監視モード
      9. 26.4.9  自動再送信無効 (DAR) モード
        1. 26.4.9.1 DAR モードでのフレーム送信
      10. 26.4.10 クロック停止モード
        1. 26.4.10.1 サスペンド モード
        2. 26.4.10.2 ウェークアップ要求
      11. 26.4.11 テスト モード
        1. 26.4.11.1 外部ループ バック モード
        2. 26.4.11.2 内部ループ バック モード
      12. 26.4.12 タイムスタンプ生成
        1. 26.4.12.1 外部タイムスタンプ カウンタ
      13. 26.4.13 タイムアウト カウンタ
      14. 26.4.14 安全
        1. 26.4.14.1 MCAN ECC ラッパー
        2. 26.4.14.2 MCAN ECC アグリゲータ
          1. 26.4.14.2.1 MCAN ECC アグリゲータの概要
          2. 26.4.14.2.2 MCAN ECC アグリゲータ レジスタ
        3. 26.4.14.3 ECC 制御およびステータス レジスタに対する読み出し
        4. 26.4.14.4 ECC 割り込み
      15. 26.4.15 Tx 処理
        1. 26.4.15.1 送信一時停止
        2. 26.4.15.2 専用 Tx バッファ
        3. 26.4.15.3 Tx FIFO
        4. 26.4.15.4 Tx キュー
        5. 26.4.15.5 専用 Tx バッファと Tx FIFO の混在
        6. 26.4.15.6 専用 Tx バッファ /Tx キューの混在
        7. 26.4.15.7 送信キャンセル
        8. 26.4.15.8 Tx イベント処理
        9. 26.4.15.9 FIFO アクノリッジ処理
      16. 26.4.16 Rx 処理
        1. 26.4.16.1 受け入れフィルタリング
          1. 26.4.16.1.1 範囲フィルタ
          2. 26.4.16.1.2 特定の ID のフィルタ
          3. 26.4.16.1.3 従来のビット マスク フィルタ
          4. 26.4.16.1.4 標準メッセージ ID フィルタリング
          5. 26.4.16.1.5 拡張メッセージ ID フィルタリング
      17. 26.4.17 Rx FIFO
        1. 26.4.17.1 Rx FIFO ブロッキング モード
        2. 26.4.17.2 Rx FIFO 上書きモード
      18. 26.4.18 専用 Rx バッファ
        1. 26.4.18.1 Rx バッファ処理
      19. 26.4.19 メッセージ RAM
        1. 26.4.19.1 メッセージ RAM の構成
        2. 26.4.19.2 Rx バッファおよび FIFO 素子
        3. 26.4.19.3 Tx バッファ素子
        4. 26.4.19.4 Tx イベント FIFO 素子
        5. 26.4.19.5 標準メッセージ ID フィルタ要素
        6. 26.4.19.6 拡張メッセージ ID フィルタ要素
    5. 26.5 MCAN の統合
    6. 26.6 割り込みとイベントのサポート
      1. 26.6.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
    7. 26.7 MCAN レジスタ
  29. 27I2S/TDM
    1. 27.1 I2S/TDM の概要
      1. 27.1.1 I2S/TDM の機能
    2. 27.2 I2S/TDM の動作
      1. 27.2.1  機能ブロック図
      2. 27.2.2  動作モード
        1. 27.2.2.1 コントローラ モード
        2. 27.2.2.2 ターゲット モード
      3. 27.2.3  クロック / タイミング システム
      4. 27.2.4  フレーム同期
        1. 27.2.4.1 フレーム長とワード長
        2. 27.2.4.2 極性
        3. 27.2.4.3 データ遅延 (オフセット)
      5. 27.2.5  スロット マッピングと構成
        1.       データの方向の構成
        2. 27.2.5.1 メモリ内のチャネル マッピング
      6. 27.2.6  シリアル フレーム フォーマットの例
        1. 27.2.6.1 I2S フォーマット
        2. 27.2.6.2 右揃え形式
        3. 27.2.6.3 左詰めフォーマット
        4. 27.2.6.4 DSP フォーマット
        5. 27.2.6.5 PCM ロング フレーム フォーマット
        6. 27.2.6.6 TDM クラシック形式
      7. 27.2.7  初期化
      8. 27.2.8  I2S の無効化
      9. 27.2.9  割り込みおよびイベント サポート
        1. 27.2.9.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 27.2.9.2 DMA トリガ パブリッシャ (DMA_TRIG_RX、DMA_TRIG_TX)
      10. 27.2.10 エミュレーション モード
    3. 27.3 I2S のレジスタ
  30. 28タイマ (TIMx)
    1. 28.1 TIMx の概要
      1. 28.1.1 TIMG の概要
        1. 28.1.1.1 TIMG の機能
        2. 28.1.1.2 機能ブロック図
      2. 28.1.2 TIMA の概要
        1. 28.1.2.1 TIMA の機能
        2. 28.1.2.2 機能ブロック図
      3. 28.1.3 TIMx インスタンスの構成
    2. 28.2 TIMx の動作
      1. 28.2.1  タイマ カウンタ
        1. 28.2.1.1 クロック ソースの選択およびプリスケーラ
          1. 28.2.1.1.1 内部クロックおよびプリスケーラ
          2. 28.2.1.1.2 外部信号トリガ
        2. 28.2.1.2 反復カウンタ (TIMA のみ)
      2. 28.2.2  カウント モード制御
        1. 28.2.2.1 ワンショットおよび周期カウント モード
        2. 28.2.2.2 ダウン カウント モード
        3. 28.2.2.3 アップ / ダウン カウント モード
        4. 28.2.2.4 アップ カウント モード
        5. 28.2.2.5 位相負荷 (TIMA のみ)
      3. 28.2.3  キャプチャ / 比較モジュール
        1. 28.2.3.1 キャプチャ モード
          1. 28.2.3.1.1 入力選択、カウンタ条件、反転
            1. 28.2.3.1.1.1 CCP 入力エッジ同期
            2. 28.2.3.1.1.2 CCP 入力パルス条件
            3. 28.2.3.1.1.3 カウンタ制御動作
            4. 28.2.3.1.1.4 CCP 入力フィルタリング
            5. 28.2.3.1.1.5 入力の選択
          2. 28.2.3.1.2 使用事例
            1. 28.2.3.1.2.1 エッジ時間キャプチャ
            2. 28.2.3.1.2.2 周期キャプチャ
            3. 28.2.3.1.2.3 パルス幅キャプチャ
            4. 28.2.3.1.2.4 結合されたパルス幅と周期時間
          3. 28.2.3.1.3 QEI モード (QEI 対応 TIMG のみ)
            1. 28.2.3.1.3.1 2 信号ありの QEI
            2. 28.2.3.1.3.2 インデックス入力ありの QEI
            3. 28.2.3.1.3.3 QEI エラー検出
          4. 28.2.3.1.4 ホール入力モード (QEI 対応 TIMG のみ)
        2. 28.2.3.2 比較モード
          1. 28.2.3.2.1 エッジ カウント
      4. 28.2.4  シャドウ ロードとシャドウ比較
        1. 28.2.4.1 シャドウ ロード (TIMG4 - 7、TIMA のみ)
        2. 28.2.4.2 シャドウ比較 (TIMG4 - 7、TIMG12 - 13、TIMA のみ)
      5. 28.2.5  出力ジェネレータ
        1. 28.2.5.1 構成
        2. 28.2.5.2 使用事例
          1. 28.2.5.2.1 エッジ整列 PWM
          2. 28.2.5.2.2 センター整列 PWM
          3. 28.2.5.2.3 非対称 PWM (TIMA のみ)
          4. 28.2.5.2.4 デッドバンドを挿入した相補 PWM (TIMA のみ)
        3. 28.2.5.3 強制出力
      6. 28.2.6  フォールト ハンドラ (TIMA のみ)
        1. 28.2.6.1 フォルト入力コンディショニング
        2. 28.2.6.2 フォルト入力ソース
        3. 28.2.6.3 フォルト条件によるカウンタ動作
        4. 28.2.6.4 フォルト条件に対する出力動作
      7. 28.2.7  クロス トリガとの同期
        1. 28.2.7.1 メイン タイマ クロス トリガの構成
        2. 28.2.7.2 セカンダリ タイマ クロス トリガの構成
      8. 28.2.8  低消費電力動作
      9. 28.2.9  割り込みとイベントのサポート
        1. 28.2.9.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 28.2.9.2 汎用イベント パブリッシャおよびサブスクライバ (GEN_EVENT0 および GEN_EVENT1)
        3. 28.2.9.3 汎用サブスクライバ イベントの例 (COMP から TIMx)
      10. 28.2.10 デバッグ ハンドラ (TIMA のみ)
    3. 28.3 TIMx レジスタ
  31. 29低周波数サブシステム (LFSS)
    1. 29.1  概要
    2. 29.2  クロック システム
    3. 29.3  VBAT を使用した LFSS リセット
    4. 29.4  電力ドメインと電源検出
      1. 29.4.1 VBAT が先に電源投入された場合の起動
      2. 29.4.2 VDD が先に電源投入された場合の起動
      3. 29.4.3 VDD 喪失時の動作
      4. 29.4.4 VBAT 喪失時の動作
      5. 29.4.5 デバイスの SHUTDOWN モード遷移時の動作
      6. 29.4.6 スーパーキャパシタの充電回路
    5. 29.5  リアルタイム カウンタ (RTC_x)
    6. 29.6  独立型ウォッチドッグ タイマ (IWDT)
    7. 29.7  タンパ入出力
      1. 29.7.1 IOMUX モード
      2. 29.7.2 改ざんモード
        1. 29.7.2.1 タンパ イベント検出
        2. 29.7.2.2 タイムスタンプ イベント出力
        3. 29.7.2.3 ハートビート ジェネレータ
        4. 29.7.2.4 RTC クロック出力
    8. 29.8  スクラッチパッド メモリ
    9. 29.9  RTC、TIO、IWDT のロック機能
    10. 29.10 LFSS レジスタ
  32. 30RTC
    1. 30.1 概要
      1. 30.1.1 RTC インスタンス
    2. 30.2 基本動作
    3. 30.3 構成
      1. 30.3.1  クロック処理
      2. 30.3.2  RTC ペリフェラル レジスタの読み取りと書き込み
      3. 30.3.3  バイナリ対 BCD
      4. 30.3.4  うるう年の取り扱い
      5. 30.3.5  カレンダ アラーム構成
      6. 30.3.6  インターバル アラーム構成
      7. 30.3.7  定期的なアラーム設定
      8. 30.3.8  キャリブレーション
        1. 30.3.8.1 水晶振動子オフセット誤差
          1. 30.3.8.1.1 オフセット誤差補正メカニズム
        2. 30.3.8.2 水晶振動子温度誤差
          1. 30.3.8.2.1 温度ドリフト補正メカニズム
      9. 30.3.9  RTC プリスケーラ拡張
      10. 30.3.10 RTC タイムスタンプ キャプチャ
      11. 30.3.11 RTC イベント
        1. 30.3.11.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
        2. 30.3.11.2 汎用イベント パブリッシャ (GEN_EVENT)
    4. 30.4 RTC レジスタ
  33. 31IWDT
    1. 31.1 865
    2. 31.2 IWDT クロックの構成
    3. 31.3 IWDT 周期の選択
    4. 31.4 IWDT のデバッグ動作
    5. 31.5 IWDT レジスタ
  34. 32ウィンドウ ウォッチドッグ タイマ (WWDT)
    1. 32.1 WWDT の概要
      1. 32.1.1 ウォッチドッグ モード
      2. 32.1.2 インターバル タイマ モード
    2. 32.2 WWDT 動作
      1. 32.2.1 モード選択
      2. 32.2.2 クロック構成
      3. 32.2.3 低電力モードの動作
      4. 32.2.4 デバッグ動作
      5. 32.2.5 WWDT イベント
        1. 32.2.5.1 CPU 割り込みイベント パブリッシャ (CPU_INT)
    3. 32.3 WWDT レジスタ
  35. 33デバッグ
    1. 33.1 DEBUGSS の概要
      1. 33.1.1 デバッグ インターコネクト
      2. 33.1.2 物理層インターフェイス
      3. 33.1.3 デバッグ アクセス ポート
    2. 33.2 DEBUGSS の動作
      1. 33.2.1 デバッグ機能
        1. 33.2.1.1 プロセッサのデバッグ
          1. 33.2.1.1.1 ブレークポイント ユニット (BPU)
          2. 33.2.1.1.2 データ ウォッチポイントおよびトレース ユニット (DWT)
          3. 33.2.1.1.3 プロセッサ トレース (MTB)
        2. 33.2.1.2 ペリフェラル デバッグ
      2. 33.2.2 低消費電力モードでの動作
      3. 33.2.3 デバッグ アクセスの制限
      4. 33.2.4 メールボックス (DSSM)
        1. 33.2.4.1 DSSM イベント
          1. 33.2.4.1.1 CPU 割り込みイベント (CPU_INT)
        2. 33.2.4.2 リファレンス
    3. 33.3 DEBUGSS レジスタ
  36. 34改訂履歴

20.2.6 ブランキング モード

ノイズやその他の干渉により、入力信号がスレッショルド電圧付近で変動し、出力の高速かつ不規則なスイッチングが発生する可能性があります。これは、誤トリガにつながる可能性があります。コンパレータ ブランキング モードでは、入力信号がスレッショルド電圧を交差した時点から出力状態が変化するまでの間に、短い遅延を設けます。

有効になっている場合、ブランキング ソース信号はコンパレータ出力の反転イネーブルとして機能します。具体的には、ブランキング ソースがアサートされると (論理 High)、コンパレータの出力は強制的に現在の出力状態になり、コンパレータの入力電圧に関係なく、状態の変化は防止されます。逆に、ブランキング ソースがデアサートされると (論理 Low)、コンパレータの出力が有効になり、コンパレータの入力電圧に応じて変化できるようになります。これにより、ノイズが発生しやすい期間でも安定して動作します。ブロック図については、図 20-3を、この機能を示す波形例については図 20-4を参照してください。


ブランキング モードのブロック図

図 20-3 ブランキング モードのブロック図
ブランキング モードの波形例図 20-4 ブランキング モードの波形例.

この遅延期間中、コンパレータは入力信号のさらなる変化を無視し、出力を Low に保持します。この機能は主に、モーター駆動や電力制御などのタイマで示される PWM 波形などの使用事例に適しています。

レジスタ CTL2 の制御ビット BLANKSRC を使用して、無効化の設定や、ブランキング モードで動作させるソースの設定を行うことができます。サポートされている特定のブランキング ソースについては、デバイスのデータシートを参照してください。

注: タイマをコンパレータ ブランキング モードのソースとして使用する場合、通常は、タイマ出力とコンパレータ出力との間に 1 TIMCLK サイクルの遅延が発生します。