JAJAA89 November   2025 AM62A3 , AM62A7 , AM67A , TDA4VM

 

  1.   1
  2.   概要
  3.   商標
  4. 1はじめに
  5. 2C7xMMA キャッシュ構造
  6. 3コンパイル済み TIDL モデルの DDR 読み出し/書き込み分析モデリング
  7. 4モデル最適化
    1. 4.1 単純構造モデル
    2. 4.2 複雑な構造
      1. 4.2.1 残存構造
      2. 4.2.2 並列分岐マージ
  8. 5まとめ
  9. 6参考資料

4.1 単純構造モデル

単純なモデルは線形で分岐しない構造を持ちます。以下に示す EfficientNet の初期セクションは完全にシーケンシャルです。ここでは、各レイヤーの出力を L3 に収めるだけで十分です。TIDL は、DDR との相互作用を回避し、L3 を使用して実行するようにレイヤーを自動的に構成できます。DDR インタラクションは、中間機能マップが L3 サイズよりも大きい場合にも必要になります。

シーケンシャル レイヤー オーダーを使用したシンプルなモデル図 4-1 シーケンシャル レイヤー オーダーを使用したシンプルなモデル