5 まとめ

DDR 帯域幅のモデル最適化には、主にレイヤーごとの機能マップ サイズの縮小と深さの増加を伴います。複雑な構造では、DDR 帯域幅の消費を回避できない場合があります。TI の Model Zoo は、最適化と検証が完了した多数のモデルとバックボーンを提供しています。一般的なアーキテクチャがすでに成熟しているので、迅速な改良を意図して、モデルのバックボーンを TI の最適化済みバージョンに置き換えることを検討してください。

このドキュメントでは、モデル DDR の帯域幅消費を分析し、モデルを最適化してそれを削減する方法を詳細に説明しています。これは、TDA4x、AM6xA シリーズの SoC や、TIDL 推論フレームワークのユーザーに関連があります。通常、これらの方法を適用すると、最適化されたモデルは入力と出力だけの帯域幅を消費し、システム全体のリソースを解放します。