3 ブート モード スイッチなしで HS デバイスのフラッシュ

ジグ不要かつ手動書き込みなしで動作し、セキュア ブートに対応できる Keywriter 方式を量産ラインで実装できるなら、セキュア ブートを必須とする顧客にとっては非常に重要な意味を持ちます。TI のプロセッサは、冗長ブート モードと冗長 OSPI ブート オフセット機構をサポートしています。このアプリケーション ノートでは、このメカニズムを活用して、問題に対する複数の設計を提示します。

プライマリ OSPI オフセットおよびバックアップ OSPI オフセット

OSPI プロトコルは、プロトコルのコマンド / アドレス / データ セグメントのビット幅 (1 または 8) とデータレート (シングル データレート (S) またはダブル データレート (D)) に従って記述されます。OSPI ブート モードは 1S-1S-8S モードをサポートしています。送出されるコマンドは 8 ビット、アドレスは 24 ビットです。OSPI モードで発行される読み取りコマンドは 0x8B で、その後にアドレス 0、および 8 サイクルのダミーが続きます。対応する動作周波数は 50MHz です。OSPI ブート モードでは、ROM コードが OSPI モジュールを初期化し、選択されたチップ セレクトに接続された OSPI フラッシュからイメージを読み取ります。フラッシュ メモリのオフセット 0x0 からイメージを正しく読み取れない場合、ROM はオフセット 0x400000 にあるイメージの取得を試みます。これは、ROM でサポートされている唯一の冗長イメージ位置です。ROM コードはまずブート イメージをオンチップ RAM にコピーし、その後そのイメージを実行します。

プライマリ ブート モードおよびバックアップ ブート モード

DMSC は、公開 ROM のブート コントローラです。DMSC は必要な設定を実行し、R5 へのリセットを解除します。

R5 はプライマリのブートモード メディアを確認し、イメージの整合性をチェックします。プライマリのブート モードが失敗した場合、R5 はバックアップ ブート モードに切り替わり、イメージの整合性をチェックします。