JAJSDL3C March   2016  – August 2019 SN65DPHY440SS , SN75DPHY440SS

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     Device Images
      1.      概略回路図
      2.      代表的なアプリケーション
  4. 4 改訂履歴
  5. 5 Pin Configuration and Functions
    1.     Pin Functions
  6. 6 Specifications
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 ESD Ratings
    3. 6.3 Recommended Operating Conditions
    4. 6.4 Thermal Information
    5. 6.5 Electrical Characteristics, Power Supply
    6. 6.6 Electrical Characteristics
    7. 6.7 Timing Requirements
    8. 6.8 Switching Characteristics
    9. 6.9 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1 HS Receive Equalization
      2. 7.3.2 HS TX Edge Rate Control
      3. 7.3.3 TX Voltage Swing and Pre-Emphasis Control
      4. 7.3.4 Dynamic De-skew
    4. 7.4 Device Functional Modes
      1. 7.4.1 Shutdown Mode
      2. 7.4.2 LP Mode
      3. 7.4.3 ULPS Mode
      4. 7.4.4 HS Mode
    5. 7.5 Register Maps
      1. 7.5.1  BIT Access Tag Conventions
      2. 7.5.2  Standard CSR Registers (address = 0x000 - 0x07)
        1. Table 6. Standard CSR Registers (0x000 - 0x07)
      3. 7.5.3  Standard CSR Register (address = 0x08)
        1. Table 7. Standard CSR Register (0x08)
      4. 7.5.4  Standard CSR Register (address = 0x09)
        1. Table 8. Standard CSR Register (0x09)
      5. 7.5.5  Standard CSR Register (address = 0x0A)
        1. Table 9. Standard CSR Register (0x0A)
      6. 7.5.6  Standard CSR Register (address = 0x0B)
        1. Table 10. Standard CSR Register (0x0B)
      7. 7.5.7  Standard CSR Register (address = 0x0D)
        1. Table 11. Standard CSR Register (0x0D)
      8. 7.5.8  Standard CSR Register (address = 0x0E)
        1. Table 12. Standard CSR Register (0x0E)
      9. 7.5.9  Standard CSR Register (address = 0x10) [reset = 0xFF]
        1. Table 13. Standard CSR Register (0x10)
      10. 7.5.10 Standard CSR Register (address = 0x11) [reset = 0xFF]
        1. Table 14. Standard CSR Register (0x11)
  8. 8 Application and Implementation
    1. 8.1 Application Information,
    2. 8.2 Typical Application, CSI-2 Implementations
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
        1. 8.2.2.1 Reset Implementation
      3. 8.2.3 Application Curves
  9. 9 Power Supply Recommendations
  10. 10Layout
    1. 10.1 Layout Guidelines
    2. 10.2 Layout Example
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 関連リンク
    2. 11.2 コミュニティ・リソース
    3. 11.3 商標
    4. 11.4 静電気放電に関する注意事項
    5. 11.5 Glossary
  12. 12メカニカル、パッケージ、および注文情報

3 概要

DPHY440は、1～4レーンおよびクロックのMIPI DPHYリタイマで、DPHY信号を再生成します。このデバイスはMIPI DPHY 1.1規格に準拠しており、MIPI CSI-2またはMIPI DSIアプリケーション用に最大1.5Gbpsのデータレートで使用できます。

このデバイスは、PCB、コネクタ、ケーブル関連の周波数損失と、スイッチング関連の損失を補償し、CSI2/DSIソースからシンクへの最良の電気的性能を実現します。DPHY440のDPHY入力には、設定可能なイコライザが搭載されています。

出力ピンは、入力ポートで受け取ったクロックとデータ・レーンとの間の不均等なスキューを自動的に補償します。DPHY440の出力電圧スイングおよびエッジ・レートは、それぞれVSADJ_CFG0ピンおよびERCピンの状態を変更することで調整できます。

DPHY440はモバイル・アプリケーションに最適化されており、DPHYリンク・インターフェイス上の動作を検出する回路が搭載され、ULPSおよびLP状態では低消費電力モードに移行できます。

SN65DPHY440SSは工業用温度範囲の-40℃～85℃で、SN75DPHY440SSは商業用温度範囲の0℃～70℃で動作が規定されています。

製品情報 (1)

型番 パッケージ 本体サイズ（公称）
SN65DPHY440SS
SN75DPHY440SS		 WQFN (28) 3.50mm×5.50mm
  1. 利用可能なすべてのパッケージについては、このデータシートの末尾にある注文情報を参照してください。