JAJSJ21A May   2020  – January 2026 PCMD3180

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件：I2C インターフェイス
    7. 5.7  タイミング要件：SPI
    8. 5.8  タイミング要件：TDM、I2S または LJ インターフェイス
    9. 5.9  タイミング要件：PDM デジタル マイクロフォン インターフェイス
    10. 5.10 スイッチング特性：I2C インターフェイス
    11. 5.11 スイッチング特性：SPI
    12. 5.12 スイッチング特性：TDM、I2S または LJ インターフェイス
    13. 5.13 スイッチング特性：PDM デジタル マイクロフォン インターフェイス
    14. 5.14 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 シリアル インターフェイス
        1. 6.3.1.1 制御シリアル インターフェイス
        2. 6.3.1.2 オーディオ シリアル インターフェイス
          1. 6.3.1.2.1 時分割多重オーディオ (TDM) インターフェイス
          2. 6.3.1.2.2 I2S (Inter IC Sound) インターフェイス
          3. 6.3.1.2.3 左揃え (LJ) インターフェイス
        3. 6.3.1.3 共有バスで複数のデバイスを使用
      2. 6.3.2 フェーズ ロック ループ (PLL) とクロック生成
      3. 6.3.3 基準電圧
      4. 6.3.4 マイク バイアス
      5. 6.3.5 デジタル PDM マイクロフォン録音チャネル
      6. 6.3.6 シグナル チェーン処理
        1. 6.3.6.1 プログラマブル デジタル ボリューム制御
        2. 6.3.6.2 プログラム可能なチャネル ゲイン較正
        3. 6.3.6.3 プログラム可能なチャネル位相較正
        4. 6.3.6.4 プログラム可能なデジタル ハイパス フィルタ
        5. 6.3.6.5 プログラム可能なデジタル バイクワッド フィルタ
        6. 6.3.6.6 プログラム可能なチャネル サマーおよびデジタル ミキサ
        7. 6.3.6.7 構成可能なデジタル デシメーション フィルタ
          1. 6.3.6.7.1 線形位相フィルタ
            1. 6.3.6.7.1.1 サンプリング レート：8 kHz または 7.35 kHz
            2. 6.3.6.7.1.2 サンプリング レート：16 kHz または 14.7 kHz
            3. 6.3.6.7.1.3 サンプリング レート：24 kHz または 22.05 kHz
            4. 6.3.6.7.1.4 サンプリング レート：32 kHz または 29.4 kHz
            5. 6.3.6.7.1.5 サンプリング レート：48 kHz または 44.1 kHz
            6. 6.3.6.7.1.6 サンプリング レート：96 kHz または 88.2 kHz
            7. 6.3.6.7.1.7 サンプリング レート：192 kHz または 176.4 kHz
            8. 6.3.6.7.1.8 サンプリング レート：384 kHz または 352.8 kHz
            9. 6.3.6.7.1.9 サンプリング レート：768kHz または 705.6kHz
          2. 6.3.6.7.2 低レイテンシ フィルタ
            1. 6.3.6.7.2.1 サンプリング レート：16 kHz または 14.7 kHz
            2. 6.3.6.7.2.2 サンプリング レート：24 kHz または 22.05 kHz
            3. 6.3.6.7.2.3 サンプリング レート：32 kHz または 29.4 kHz
            4. 6.3.6.7.2.4 サンプリング レート：48 kHz または 44.1 kHz
            5. 6.3.6.7.2.5 サンプリング レート：96 kHz または 88.2 kHz
            6. 6.3.6.7.2.6 サンプリング レート：192kHz または 176.4kHz
          3. 6.3.6.7.3 超低レイテンシ フィルタ
            1. 6.3.6.7.3.1 サンプリング レート：16 kHz または 14.7 kHz
            2. 6.3.6.7.3.2 サンプリング レート：24 kHz または 22.05 kHz
            3. 6.3.6.7.3.3 サンプリング レート：32 kHz または 29.4 kHz
            4. 6.3.6.7.3.4 サンプリング レート：48 kHz または 44.1 kHz
            5. 6.3.6.7.3.5 サンプリング レート：96 kHz または 88.2 kHz
            6. 6.3.6.7.3.6 サンプリング レート：192kHz または 176.4kHz
            7. 6.3.6.7.3.7 サンプリング レート：384kHz または 352.8kHz
      7. 6.3.7 割り込み、ステータス、およびデジタル I/O ピンの多重化
    4. 6.4 デバイスの機能モード
      1. 6.4.1 ハードウェア シャットダウン
      2. 6.4.2 スリープ モードまたはソフトウェア シャットダウン
      3. 6.4.3 アクティブ モード
      4. 6.4.4 ソフトウェア リセット
    5. 6.5 プログラミング
      1. 6.5.1 制御シリアル インターフェイス
        1. 6.5.1.1 I2C 制御インターフェイス
          1. 6.5.1.1.1 一般的な I2C の動作
          2. 6.5.1.1.2 I2C のシングル バイトおよびマルチ バイト転送
            1. 6.5.1.1.2.1 I2C のシングル バイト書き込み
            2. 6.5.1.1.2.2 I2C のマルチ バイト書き込み
            3. 6.5.1.1.2.3 I2C のシングル バイト読み出し
            4. 6.5.1.1.2.4 I2C のマルチ バイト読み出し
        2. 6.5.1.2 SPI 制御インターフェイス
  8. 7 レジスタ マップ
    1. 7.1 デバイス構成レジスタ
      1. 7.1.1 レジスタ サマリ表 ページ=0x00
      2. 7.1.2 レジスタの説明
        1. 7.1.2.1  PAGE_CFG レジスタ (ページ=0x00、アドレス=0x00) [リセット=0h]
        2. 7.1.2.2  SW_RESET レジスタ (ページ=0x00、アドレス=0x01) [リセット=0h]
        3. 7.1.2.3  SLEEP_CFG レジスタ (ページ=0x00、アドレス=0x02) [リセット=0h]
        4. 7.1.2.4  SHDN_CFG レジスタ (ページ=0x00、アドレス=0x05) [リセット=5h]
        5. 7.1.2.5  ASI_CFG0 レジスタ (ページ=0x00、アドレス=0x07) [リセット=30h]
        6. 7.1.2.6  ASI_CFG1 レジスタ (ページ=0x00、アドレス=0x08) [リセット=0h]
        7. 7.1.2.7  ASI_CFG2 レジスタ (ページ=0x00、アドレス=0x09) [リセット=0h]
        8. 7.1.2.8  ASI_CH1 レジスタ (ページ=0x00、アドレス=0x0B) [リセット=0h]
        9. 7.1.2.9  ASI_CH2 レジスタ (ページ=0x00、アドレス=0x0C) [リセット=1h]
        10. 7.1.2.10 ASI_CH3 レジスタ (ページ=0x00、アドレス=0x0D) [リセット=2h]
        11. 7.1.2.11 ASI_CH4 レジスタ (ページ=0x00、アドレス=0x0E) [リセット=3h]
        12. 7.1.2.12 ASI_CH5 レジスタ (ページ=0x00、アドレス=0x0F) [リセット=4h]
        13. 7.1.2.13 ASI_CH6 レジスタ (ページ=0x00、アドレス=0x10) [リセット=5h]
        14. 7.1.2.14 ASI_CH7 レジスタ (ページ=0x00、アドレス=0x11) [リセット=6h]
        15. 7.1.2.15 ASI_CH8 レジスタ (ページ=0x00、アドレス=0x12) [リセット=7h]
        16. 7.1.2.16 MST_CFG0 レジスタ (ページ=0x00、アドレス=0x13) [リセット=2h]
        17. 7.1.2.17 MST_CFG1 レジスタ (ページ=0x00、アドレス=0x14) [リセット=48h]
        18. 7.1.2.18 ASI_STS レジスタ (ページ=0x00、アドレス=0x15) [リセット=FFh]
        19. 7.1.2.19 CLK_SRC レジスタ (ページ=0x00、アドレス=0x16) [リセット=10h]
        20. 7.1.2.20 PDMCLK_CFG レジスタ (ページ=0x00、アドレス=0x1F) [リセット=40h]
        21. 7.1.2.21 PDMIN_CFG レジスタ (ページ=0x00、アドレス=0x20) [リセット=0h]
        22. 7.1.2.22 GPIO_CFG0 レジスタ (ページ=0x00、アドレス=0x21) [リセット=22h]
        23. 7.1.2.23 GPO_CFG0 レジスタ (ページ=0x00、アドレス=0x22) [リセット=0h]
        24. 7.1.2.24 GPO_CFG1 レジスタ (ページ=0x00、アドレス=0x23) [リセット=0h]
        25. 7.1.2.25 GPO_CFG2 レジスタ (ページ=0x00、アドレス=0x24) [リセット=0h]
        26. 7.1.2.26 GPO_CFG3 レジスタ (ページ=0x00、アドレス=0x25) [リセット=0h]
        27. 7.1.2.27 GPO_VAL レジスタ (ページ=0x00、アドレス=0x29) [リセット=0h]
        28. 7.1.2.28 GPIO_MON レジスタ (ページ=0x00、アドレス=0x2A) [リセット=0h]
        29. 7.1.2.29 GPI_CFG0 レジスタ (ページ=0x00、アドレス=0x2B) [リセット=0h]
        30. 7.1.2.30 GPI_CFG1 レジスタ (ページ=0x00、アドレス=0x2C) [リセット=0h]
        31. 7.1.2.31 GPI_MON レジスタ (ページ=0x00、アドレス=0x2F) [リセット=0h]
        32. 7.1.2.32 INT_CFG レジスタ (ページ=0x00、アドレス=0x32) [リセット=0h]
        33. 7.1.2.33 INT_MASK0 レジスタ (ページ=0x00、アドレス=0x33) [リセット=FFh]
        34. 7.1.2.34 INT_LTCH0 レジスタ (ページ=0x00、アドレス=0x36) [リセット=0h]
        35. 7.1.2.35 BIAS_CFG レジスタ (ページ=0x00、アドレス=0x3B) [リセット=0h]
        36. 7.1.2.36 CH1_CFG0 レジスタ (ページ=0x00、アドレス=0x3C) [リセット=0h]
        37. 7.1.2.37 CH1_CFG2 レジスタ (ページ=0x00、アドレス=0x3E) [リセット=C9h]
        38. 7.1.2.38 CH1_CFG3 レジスタ (ページ=0x00、アドレス=0x3F) [リセット=80h]
        39. 7.1.2.39 CH1_CFG4 レジスタ (ページ=0x00、アドレス=0x40) [リセット=0h]
        40. 7.1.2.40 CH2_CFG0 レジスタ (ページ=0x00、アドレス=0x41) [リセット=0h]
        41. 7.1.2.41 CH2_CFG2 レジスタ (ページ=0x00、アドレス=0x43) [リセット=C9h]
        42. 7.1.2.42 CH2_CFG3 レジスタ (ページ=0x00、アドレス=0x44) [リセット=80h]
        43. 7.1.2.43 CH2_CFG4 レジスタ (ページ=0x00、アドレス=0x45) [リセット=0h]
        44. 7.1.2.44 CH3_CFG0 レジスタ (ページ=0x00、アドレス=0x46) [リセット=0h]
        45. 7.1.2.45 CH3_CFG2 レジスタ (ページ=0x00、アドレス=0x48) [リセット=C9h]
        46. 7.1.2.46 CH3_CFG3 レジスタ (ページ=0x00、アドレス=0x49) [リセット=80h]
        47. 7.1.2.47 CH3_CFG4 レジスタ (ページ=0x00、アドレス=0x4A) [リセット=0h]
        48. 7.1.2.48 CH4_CFG0 レジスタ (ページ=0x00、アドレス=0x4B) [リセット=0h]
        49. 7.1.2.49 CH4_CFG2 レジスタ (ページ=0x00、アドレス=0x4D) [リセット=C9h]
        50. 7.1.2.50 CH4_CFG3 レジスタ (ページ=0x00、アドレス=0x4E) [リセット=80h]
        51. 7.1.2.51 CH4_CFG4 レジスタ (ページ=0x00、アドレス=0x4F) [リセット=0h]
        52. 7.1.2.52 CH5_CFG0 レジスタ (ページ=0x00、アドレス=0x50) [リセット=0h]
        53. 7.1.2.53 CH5_CFG2 レジスタ (ページ=0x00、アドレス=0x52) [リセット=C9h]
        54. 7.1.2.54 CH5_CFG3 レジスタ (ページ=0x00、アドレス=0x53) [リセット=80h]
        55. 7.1.2.55 CH5_CFG4 レジスタ (ページ=0x00、アドレス=0x54) [リセット=0h]
        56. 7.1.2.56 CH6_CFG0 レジスタ (ページ=0x00、アドレス=0x55) [リセット=0h]
        57. 7.1.2.57 CH6_CFG2 レジスタ (ページ=0x00、アドレス=0x57) [リセット=C9h]
        58. 7.1.2.58 CH6_CFG3 レジスタ (ページ=0x00、アドレス=0x58) [リセット=80h]
        59. 7.1.2.59 CH6_CFG4 レジスタ (ページ=0x00、アドレス=0x59) [リセット=0h]
        60. 7.1.2.60 CH7_CFG0 レジスタ (ページ=0x00、アドレス=0x5A) [リセット=0h]
        61. 7.1.2.61 CH7_CFG2 レジスタ (ページ=0x00、アドレス=0x5C) [リセット=C9h]
        62. 7.1.2.62 CH7_CFG3 レジスタ (ページ=0x00、アドレス=0x5D) [リセット=80h]
        63. 7.1.2.63 CH7_CFG4 レジスタ (ページ=0x00、アドレス=0x5E) [リセット=0h]
        64. 7.1.2.64 CH8_CFG0 レジスタ (ページ=0x00、アドレス=0x5F) [リセット=0h]
        65. 7.1.2.65 CH8_CFG2 レジスタ (ページ=0x00、アドレス=0x61) [リセット=C9h]
        66. 7.1.2.66 CH8_CFG3 レジスタ (ページ=0x00、アドレス=0x62) [リセット=80h]
        67. 7.1.2.67 CH8_CFG4 レジスタ (ページ=0x00、アドレス=0x63) [リセット=0h]
        68. 7.1.2.68 DSP_CFG0 レジスタ (ページ=0x00、アドレス=0x6B) [リセット=1h]
        69. 7.1.2.69 DSP_CFG1 レジスタ (ページ=0x00、アドレス=0x6C) [リセット=40h]
        70. 7.1.2.70 IN_CH_EN レジスタ (ページ=0x00、アドレス=0x73) [リセット=F0h]
        71. 7.1.2.71 ASI_OUT_CH_EN レジスタ (ページ=0x00、アドレス=0x74) [リセット=0h]
        72. 7.1.2.72 PWR_CFG レジスタ (ページ=0x00、アドレス=0x75) [リセット=0h]
        73. 7.1.2.73 DEV_STS0 レジスタ (ページ=0x00、アドレス=0x76) [リセット=0h]
        74. 7.1.2.74 DEV_STS1 レジスタ (ページ=0x00、アドレス=0x77) [リセット=80h]
        75. 7.1.2.75 I2C_CKSUM レジスタ (ページ=0x00、アドレス=0x7E) [リセット=0h]
    2. 7.2 プログラム可能な係数レジスタ
      1. 7.2.1 プログラム可能な係数レジスタ：ページ=0x02
      2. 7.2.2 プログラム可能な係数レジスタ：ページ=0x03
      3. 7.2.3 プログラム可能な係数レジスタ：ページ=0x04
  9. 8 アプリケーションと実装
    1. 8.1 使用上の注意
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 8 チャネルのデジタル PDM マイクロフォン録音
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
          1. 8.2.1.2.1 EVM セットアップ用のデバイス レジスタ構成スクリプトの例
        3. 8.2.1.3 アプリケーション曲線
    3. 8.3 推奨事項および禁止事項
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
6.3.1.2.1 時分割多重オーディオ (TDM) インターフェイス

DSP モードとも呼ばれる TDM モードでは、FSYNC の立ち上がりエッジで、スロット 0 のデータから最初にデータ転送が開始されます。スロット 0 データの転送直後に、残りのスロット データは順番に送信されます。FSYNC と各データ ビット（TX_OFFSET が 0 のときのスロット 0 の MSB を除く）は、BCLK の立ち上がりエッジで送信されます。図 6-1 ～ 図 6-4 に、TDM 動作のプロトコル タイミングとさまざまな構成を示します。

PCMD3180 TDM モード標準プロトコル タイミング（TX_OFFSET = 0）図 6-1 TDM モード標準プロトコル タイミング（TX_OFFSET = 0）
PCMD3180 TDM モードのプロトコル タイミング (TX_OFFSET = 2)図 6-2 TDM モードのプロトコル タイミング (TX_OFFSET = 2)
PCMD3180 TDM モードのプロトコル タイミング (アイドル BCLK サイクルなし、TX_OFFSET = 2)図 6-3 TDM モードのプロトコル タイミング (アイドル BCLK サイクルなし、TX_OFFSET = 2)
PCMD3180 TDM プロトコルのタイミング (TX_OFFSET = 0 および BCLK_POL = 1)図 6-4 TDM プロトコルのタイミング (TX_OFFSET = 0 および BCLK_POL = 1)

TDM モードでオーディオ バスを適切に動作させるには、1 フレームあたりのビット クロック数が、アクティブな出力チャネル数と出力チャネルデータのプログラムされたワード長との積以上の値である必要があります。このデバイスは、1 サイクル幅のビット クロックを使用するパルスとして FSYNC をサポートしますが、同様に複数の倍数にも対応しています。BCLK 周波数を高くして動作させるには、TX_OFFSET 値を 0 より高く設定した TDM モードを使用することを推奨します。