JAJSJ21 データシート

JAJSJ21A May 2020 – January 2026 PCMD3180

PRODUCTION DATA

8.4 電源に関する推奨事項

IOVDD と AVDD レール間の電源供給シーケンスは、任意の順序で適用できます。しかし、IOVDD 電源電圧がサポートされている動作電圧範囲に安定するまで、SHDNZ ピンは Low に維持します。すべての電源が安定した後、SHDNZ ピンを High に設定してデバイスを初期化します。

電源のパワーアップ要件では、t₁ および t₂ が 100µs 以上必要です。電源のパワーダウン要件では、t₃ および t₄ が 10ms 以上必要です。このタイミング (15 を参照) により、デバイスは記録再生データのボリュームを下げて、アナログブロックとデジタルブロックをパワーダウンして、デバイスをシャットダウンモードに移行できます。また、P0_R5_D[3:2] ビットを使用して SHDNZ_CFG[1:0] を 2'b00 に設定すると、デバイスをアクティブモードから直ちにハードウェアシャットダウンモードに移行させることもできます。この場合、t₃ および t₄が 100µs 以上必要です。

図 8-4 電源シーケンス要件のタイミング図

電源ランプレートが 1V/µs より遅いこと、およびパワーダウンとパワーアップイベント間の待機時間が少なくとも 100ms であることを確認してください。供給ランプレートが 0.1V/ms より遅い場合、ホストデバイスは、デバイス構成を行う前に、最初のトランザクションとしてソフトウェアリセットを適用する必要があります。

SHDNZ を解放した後、またはソフトウェアリセット後に、デバイスが内部レジスタを初期化できるように、デバイスへの追加 I²C または SPI トランザクションを 2ms 以上遅延させます。デバイスの電源が推奨動作電圧レベルに安定した後で、各種モードでデバイスが動作する方法の詳細については、『デバイスの機能モード』セクションを参照してください。

PCMD3180 は、オンチップのデジタルレギュレータ DREG とアナログレギュレータ AREG を統合することで、単一の AVDD 電源供給動作をサポートします。しかし、システムで AVDD 電圧が 1.98V 未満の場合、AREG ピンと AVDD ピンをオンボードで短絡し、AREG_SELECT ビットを P0_R2 の 1b'0 (デフォルト値) に維持して内部 AREG を有効にしません。システムで使用される AVDD 電源が 2.7V よりも高い場合、ホストデバイスはスリープモードを終了しながら AREG_SELECT を 1'b1 に設定して、デバイスの内部レギュレータが AREG 電源を生成できるようにします。