JAJSJF5D April   2021  – July 2026 DP83TC812R-Q1 , DP83TC812S-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 診断ツール キット
        1. 7.3.1.1 信号品質インジケータ
        2. 7.3.1.2 静電気放電 (ESD) 検出
        3. 7.3.1.3 時間領域反射計測
        4. 7.3.1.4 電圧検出
        5. 7.3.1.5 BIST およびループバック モード
          1. 7.3.1.5.1 データ ジェネレータおよびチェッカ
          2. 7.3.1.5.2 xMII ループバック
          3. 7.3.1.5.3 PCS のループバック
          4. 7.3.1.5.4 デジタル ループバック
          5. 7.3.1.5.5 アナログ ループバック
          6. 7.3.1.5.6 リバース ループバック
      2. 7.3.2 準拠性テスト モード
        1. 7.3.2.1 テスト モード 1
        2. 7.3.2.2 テスト モード 2
        3. 7.3.2.3 テスト モード 4
        4. 7.3.2.4 テスト モード 5
    4. 7.4 デバイスの機能モード
      1. 7.4.1  パワーダウン
      2. 7.4.2  リセット
      3. 7.4.3  スタンバイ
      4. 7.4.4  通常
      5. 7.4.5  スリープ確認
      6. 7.4.6  スリープ要求
      7. 7.4.7  スリープ失敗
      8. 7.4.8  スリープ
      9. 7.4.9  ウェークアップ
      10. 7.4.10 TC10 システム例
      11. 7.4.11 MDI (Media Dependent Interface)
        1. 7.4.11.1 100BASE-T1 リーダーおよび 100BASE-T1 フォロワ構成
        2. 7.4.11.2 自動極性検出および訂正
        3. 7.4.11.3 ジャバー検出
        4. 7.4.11.4 インターリーブ検出
      12. 7.4.12 MAC インターフェイス
        1. 7.4.12.1 メディア独立インターフェイス
        2. 7.4.12.2 簡易メディア独立インターフェイス
        3. 7.4.12.3 RGMII (Reduced Gigabit Media Independent Interface)
        4. 7.4.12.4 SGMII (Serial Gigabit Media Independent Interface)
      13. 7.4.13 シリアル マネージメント インターフェイス
        1. 7.4.13.1 ダイレクト レジスタ アクセス
        2. 7.4.13.2 拡張レジスタ スペース アクセス
        3. 7.4.13.3 書き込み動作 (ポスト インクリメントなし)
        4. 7.4.13.4 読み出し動作 (ポスト インクリメントなし)
        5. 7.4.13.5 書き込み動作 (ポスト インクリメントあり)
        6. 7.4.13.6 読み出し動作 (ポスト インクリメントあり)
    5. 7.5 プログラミング
      1. 7.5.1 ストラップ構成
      2. 7.5.2 LED の構成
      3. 7.5.3 PHY アドレスの設定
  9. 8 レジスタ マップ
    1. 8.1 レジスタ アクセスの概要
    2. 8.2 DP83TC812 のレジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 物理メディアの接続
          1. 9.2.1.1.1 コモン モード チョークに関する推奨事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 信号トレース
        2. 9.4.1.2 復帰パス
        3. 9.4.1.3 金属注入
        4. 9.4.1.4 PCB 層スタッキング
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 コミュニティ リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
7.3.1.5.1 データ ジェネレータおよびチェッカ

DP83TC812 は、ループバック モードと組み合わせてデータ パスを検証できる内蔵の疑似ランダム データ ジェネレータおよびチェッカをサポートしています。ユーザー定義の MAC パケットと PRBS ストリームのどちらかを生成するようにデータ ジェネレータをプログラムします。

生成される MAC パケットの以下のパラメータを構成できます (必要な構成については、レジスタ <0x061B>、レジスタ <0x061A>、レジスタ <0x0624> を参照)：

  • パケットの長さ
  • パケット間隔
  • 定義済みの送信パケット数または連続送信
  • パケットのデータ タイプ：インクリメンタル/固定/PRBS
  • パケットあたりの有効バイト数