JAJSND3B December   2024  – April 2025 LM5125-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 Typical Characteristics
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  デバイス構成 (CFG0 ピン、 CFG1 ピン、CFG2 ピン)
      2. 6.3.2  デバイスおよび位相のイネーブル / ディスエーブル (UVLO/EN、EN2)
      3. 6.3.3  スイッチング周波数および同期 (SYNCIN)
      4. 6.3.4  デュアル ランダム スペクトラム拡散機能 (DRSS)
      5. 6.3.5  動作モード (バイパス、DEM、FPWM)
      6. 6.3.6  VCC レギュレータ、BIAS (BIAS ピン、VCC ピン)
      7. 6.3.7  ソフトスタート (SS ピン)
      8. 6.3.8  VOUT のプログラミング (VOUT、ATRK、DTRK)
      9. 6.3.9  保護機能
        1. 6.3.9.1 VOUT 過電圧保護 (OVP)
        2. 6.3.9.2 サーマル シャットダウン (TSD)
      10. 6.3.10 パワー グッド･インジケータ (PGOOD ピン)
      11. 6.3.11 勾配補償 (CSP1、CSP2、CSN1、CSN2)
      12. 6.3.12 電流センス設定とスイッチ ピーク電流制限 (CSP1、CSP2、CSN1、CSN2)
      13. 6.3.13 入力電流制限および監視 (ILIM、IMON、DLY)
      14. 6.3.14 最大デューティ サイクルと最小の制御可能なオン時間の制限
      15. 6.3.15 信号のグリッチ除去の概要
      16. 6.3.16 MOSFET ドライバ、内蔵ブート ダイオード、ヒカップ モードの故障保護 (LOx、HOx、HBx ピン)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 シャットダウン状態
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 帰還補償
      2. 7.1.2 非同期アプリケーション
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 アプリケーション
      2. 7.2.2 設計要件
      3. 7.2.3 詳細な設計手順
        1. 7.2.3.1  合計フェーズ番号の決定
        2. 7.2.3.2  デューティ サイクルの決定
        3. 7.2.3.3  タイミング抵抗 RT
        4. 7.2.3.4  インダクタの選択 LM
        5. 7.2.3.5  電流センス抵抗 Rcs
        6. 7.2.3.6  電流センス フィルタRCSFP、RCSFN、CCS
        7. 7.2.3.7  ローサイド パワー スイッチ QL
        8. 7.2.3.8  ハイサイド パワー スイッチ QL
        9. 7.2.3.9  スナバ部品
        10. 7.2.3.10 Vout プログラミング
        11. 7.2.3.11 入力電流制限 (ILIM/IMON)
        12. 7.2.3.12 UVLO ディバイダ
        13. 7.2.3.13 ソフト スタート
        14. 7.2.3.14 CFG の設定
        15. 7.2.3.15 出力コンデンサ COUT
        16. 7.2.3.16 入力コンデンサ Cin
        17. 7.2.3.17 ブートストラップ コンデンサ
        18. 7.2.3.18 VCC コンデンサ CVCC
        19. 7.2.3.19 バイアス コンデンサ
        20. 7.2.3.20 VOUT コンデンサ
        21. 7.2.3.21 ループ補償
      4. 7.2.4 性能データおよび結果
        1. 7.2.4.1 効率
        2. 7.2.4.2 定常状態波形
        3. 7.2.4.3 ステップ負荷応答
        4. 7.2.4.4 AC ループ応答曲線
        5. 7.2.4.5 熱性能
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

7.2.3.14 CFG の設定

表 6-1 は、デッドタイムおよび ATRK/DTRK ピンの 20μA 電流ソースのターンオン / ターンオフに基づいて CFG0 を選択します。

ここでは、デッドタイム 50ns と 20μA 電流ソースのターンオンが選択されています。CFG0 にはレベル 3 (1.3kΩ) が選択されています。

OVP、DRSS、ピーク電流制限ラッチ、PGOOD OVP イネーブルを考慮して CFG1 を選択します。

ここでは、50V OVP (OVP ビット 0)、DRSS オフ、ICL_latch ディスエーブル、PGOOD OVP ディスエーブルが選択されています。CFG1 にはレベル 10 (10.5kΩ) が選択されています。

表 6-4 を参照し、OVP、SYNCIN、およびクロック ディザリングを考慮して CFG2 を選択します。

ここでは、50V OVP (OVP ビット 1)、SYNCIN ディスエーブル、CFG1 に従った DRSS 設定が選択されています。CFG2 にはレベル 1 (0Ω) が選択されています。