JAJSOO8B june   2022  – june 2023 AM620-Q1 , AM623 , AM625 , AM625-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 Revision History
  6. 5 Device Comparison
    1. 5.1 Related Products
  7. 6 Terminal Configuration and Functions
    1. 6.1 Pin Diagrams
    2. 6.2 Pin Attributes
      1.      12
      2.      13
    3. 6.3 Signal Descriptions
      1.      15
      2. 6.3.1  CPSW3G
        1. 6.3.1.1 MAIN Domain
          1.        18
          2.        19
          3.        20
          4.        21
      3. 6.3.2  CPTS
        1. 6.3.2.1 MAIN Domain
          1.        24
      4. 6.3.3  CSI-2
        1. 6.3.3.1 MAIN Domain
          1.        27
      5. 6.3.4  DDRSS
        1. 6.3.4.1 MAIN Domain
          1.        30
      6. 6.3.5  DSS
        1. 6.3.5.1 MAIN Domain
          1.        33
      7. 6.3.6  ECAP
        1. 6.3.6.1 MAIN Domain
          1.        36
          2.        37
          3.        38
      8. 6.3.7  Emulation and Debug
        1. 6.3.7.1 MAIN Domain
          1.        41
        2. 6.3.7.2 MCU Domain
          1.        43
      9. 6.3.8  EPWM
        1. 6.3.8.1 MAIN Domain
          1.        46
          2.        47
          3.        48
          4.        49
      10. 6.3.9  EQEP
        1. 6.3.9.1 MAIN Domain
          1.        52
          2.        53
          3.        54
      11. 6.3.10 GPIO
        1. 6.3.10.1 MAIN Domain
          1.        57
          2.        58
        2. 6.3.10.2 MCU Domain
          1.        60
      12. 6.3.11 GPMC
        1. 6.3.11.1 MAIN Domain
          1.        63
      13. 6.3.12 I2C
        1. 6.3.12.1 MAIN Domain
          1.        66
          2.        67
          3.        68
          4.        69
        2. 6.3.12.2 MCU Domain
          1.        71
        3. 6.3.12.3 WKUP Domain
          1.        73
      14. 6.3.13 MCAN
        1. 6.3.13.1 MAIN Domain
          1.        76
        2. 6.3.13.2 MCU Domain
          1.        78
          2.        79
      15. 6.3.14 MCASP
        1. 6.3.14.1 MAIN Domain
          1.        82
          2.        83
          3.        84
      16. 6.3.15 MCSPI
        1. 6.3.15.1 MAIN Domain
          1.        87
          2.        88
          3.        89
        2. 6.3.15.2 MCU Domain
          1.        91
          2.        92
      17. 6.3.16 MDIO
        1. 6.3.16.1 MAIN Domain
          1.        95
      18. 6.3.17 MMC
        1. 6.3.17.1 MAIN Domain
          1.        98
          2.        99
          3.        100
      19. 6.3.18 OLDI
        1. 6.3.18.1 MAIN Domain
          1.        103
      20. 6.3.19 OSPI
        1. 6.3.19.1 MAIN Domain
          1.        106
      21. 6.3.20 Power Supply
        1.       108
      22. 6.3.21 PRUSS
        1. 6.3.21.1 MAIN Domain
          1.        111
          2.        112
      23. 6.3.22 Reserved
        1.       114
      24. 6.3.23 System and Miscellaneous
        1. 6.3.23.1 Boot Mode Configuration
          1. 6.3.23.1.1 MAIN Domain
            1.         118
        2. 6.3.23.2 Clock
          1. 6.3.23.2.1 MCU Domain
            1.         121
          2. 6.3.23.2.2 WKUP Domain
            1.         123
        3. 6.3.23.3 System
          1. 6.3.23.3.1 MAIN Domain
            1.         126
          2. 6.3.23.3.2 MCU Domain
            1.         128
          3. 6.3.23.3.3 WKUP Domain
            1.         130
        4. 6.3.23.4 VMON
          1.        132
      25. 6.3.24 TIMER
        1. 6.3.24.1 MAIN Domain
          1.        135
        2. 6.3.24.2 MCU Domain
          1.        137
        3. 6.3.24.3 WKUP Domain
          1.        139
      26. 6.3.25 UART
        1. 6.3.25.1 MAIN Domain
          1.        142
          2.        143
          3.        144
          4.        145
          5.        146
          6.        147
          7.        148
        2. 6.3.25.2 MCU Domain
          1.        150
        3. 6.3.25.3 WKUP Domain
          1.        152
      27. 6.3.26 USB
        1. 6.3.26.1 MAIN Domain
          1.        155
          2.        156
    4. 6.4 Pin Connectivity Requirements
  8. 7 Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  ESD Ratings for Devices which are not AEC - Q100 Qualified
    3. 7.3  ESD Ratings for AEC - Q100 Qualified Devices in the AMC Package
    4. 7.4  Power-On Hours (POH)
    5. 7.5  Recommended Operating Conditions
    6. 7.6  Operating Performance Points
    7. 7.7  Power Consumption Summary
    8. 7.8  Electrical Characteristics
      1. 7.8.1  I2C Open-Drain, and Fail-Safe (I2C OD FS) Electrical Characteristics
      2. 7.8.2  Fail-Safe Reset (FS RESET) Electrical Characteristics
      3. 7.8.3  High-Frequency Oscillator (HFOSC) Electrical Characteristics
      4. 7.8.4  Low-Frequency Oscillator (LFXOSC) Electrical Characteristics
      5. 7.8.5  SDIO Electrical Characteristics
      6. 7.8.6  LVCMOS Electrical Characteristics
      7. 7.8.7  OLDI LVDS (OLDI) Electrical Characteristics
      8. 7.8.8  CSI-2 (D-PHY) Electrical Characteristics
      9. 7.8.9  USB2PHY Electrical Characteristics
      10. 7.8.10 DDR Electrical Characteristics
    9. 7.9  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 7.9.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 7.9.2 Hardware Requirements
      3. 7.9.3 Programming Sequence
      4. 7.9.4 Impact to Your Hardware Warranty
    10. 7.10 Thermal Resistance Characteristics
      1. 7.10.1 Thermal Resistance Characteristics for ALW and AMC Packages
    11. 7.11 Timing and Switching Characteristics
      1. 7.11.1 Timing Parameters and Information
      2. 7.11.2 Power Supply Requirements
        1. 7.11.2.1 Power Supply Slew Rate Requirement
        2. 7.11.2.2 Power Supply Sequencing
          1. 7.11.2.2.1 Power-Up Sequencing
          2. 7.11.2.2.2 Power-Down Sequencing
          3. 7.11.2.2.3 Partial IO Power Sequencing
      3. 7.11.3 System Timing
        1. 7.11.3.1 Reset Timing
        2. 7.11.3.2 Error Signal Timing
        3. 7.11.3.3 Clock Timing
      4. 7.11.4 Clock Specifications
        1. 7.11.4.1 Input Clocks / Oscillators
          1. 7.11.4.1.1 MCU_OSC0 Internal Oscillator Clock Source
            1. 7.11.4.1.1.1 Load Capacitance
            2. 7.11.4.1.1.2 Shunt Capacitance
          2. 7.11.4.1.2 MCU_OSC0 LVCMOS Digital Clock Source
          3. 7.11.4.1.3 WKUP_LFOSC0 Internal Oscillator Clock Source
          4. 7.11.4.1.4 WKUP_LFOSC0 LVCMOS Digital Clock Source
          5. 7.11.4.1.5 WKUP_LFOSC0 Not Used
        2. 7.11.4.2 Output Clocks
        3. 7.11.4.3 PLLs
        4. 7.11.4.4 Recommended System Precautions for Clock and Control Signal Transitions
      5. 7.11.5 Peripherals
        1. 7.11.5.1  CPSW3G
          1. 7.11.5.1.1 CPSW3G MDIO Timing
          2. 7.11.5.1.2 CPSW3G RMII Timing
          3. 7.11.5.1.3 CPSW3G RGMII Timing
        2. 7.11.5.2  CPTS
        3. 7.11.5.3  CSI-2
        4. 7.11.5.4  DDRSS
        5. 7.11.5.5  DSS
        6. 7.11.5.6  ECAP
        7. 7.11.5.7  Emulation and Debug
          1. 7.11.5.7.1 Trace
          2. 7.11.5.7.2 JTAG
        8. 7.11.5.8  EPWM
        9. 7.11.5.9  EQEP
        10. 7.11.5.10 GPIO
        11. 7.11.5.11 GPMC
          1. 7.11.5.11.1 GPMC and NOR Flash — Synchronous Mode
          2. 7.11.5.11.2 GPMC and NOR Flash — Asynchronous Mode
          3. 7.11.5.11.3 GPMC and NAND Flash — Asynchronous Mode
        12. 7.11.5.12 I2C
        13. 7.11.5.13 MCAN
        14. 7.11.5.14 MCASP
        15. 7.11.5.15 MCSPI
          1. 7.11.5.15.1 MCSPI — Controller Mode
          2. 7.11.5.15.2 MCSPI — Peripheral Mode
        16. 7.11.5.16 MMCSD
          1. 7.11.5.16.1 MMC0 - eMMC/SD/SDIO Interface
            1. 7.11.5.16.1.1  Legacy SDR Mode
            2. 7.11.5.16.1.2  High Speed SDR Mode
            3. 7.11.5.16.1.3  HS200 Mode
            4. 7.11.5.16.1.4  Default Speed Mode
            5. 7.11.5.16.1.5  High Speed Mode
            6. 7.11.5.16.1.6  UHS–I SDR12 Mode
            7. 7.11.5.16.1.7  UHS–I SDR25 Mode
            8. 7.11.5.16.1.8  UHS–I SDR50 Mode
            9. 7.11.5.16.1.9  UHS–I DDR50 Mode
            10. 7.11.5.16.1.10 UHS–I SDR104 Mode
          2. 7.11.5.16.2 MMC1/MMC2 - SD/SDIO Interface
            1. 7.11.5.16.2.1 Default Speed Mode
            2. 7.11.5.16.2.2 High Speed Mode
            3. 7.11.5.16.2.3 UHS–I SDR12 Mode
            4. 7.11.5.16.2.4 UHS–I SDR25 Mode
            5. 7.11.5.16.2.5 UHS–I SDR50 Mode
            6. 7.11.5.16.2.6 UHS–I DDR50 Mode
            7. 7.11.5.16.2.7 UHS–I SDR104 Mode
        17. 7.11.5.17 OLDI
          1. 7.11.5.17.1 OLDI0 Switching Characteristics
        18. 7.11.5.18 OSPI
          1. 7.11.5.18.1 OSPI0 PHY Mode
            1. 7.11.5.18.1.1 OSPI0 With PHY Data Training
            2. 7.11.5.18.1.2 OSPI0 Without Data Training
              1. 7.11.5.18.1.2.1 OSPI0 PHY SDR Timing
              2. 7.11.5.18.1.2.2 OSPI0 PHY DDR Timing
          2. 7.11.5.18.2 OSPI0 Tap Mode
            1. 7.11.5.18.2.1 OSPI0 Tap SDR Timing
            2. 7.11.5.18.2.2 OSPI0 Tap DDR Timing
        19. 7.11.5.19 PRUSS
          1. 7.11.5.19.1 PRUSS Programmable Real-Time Unit (PRU)
            1. 7.11.5.19.1.1 PRUSS PRU Direct Output Mode Timing
            2. 7.11.5.19.1.2 PRUSS PRU Parallel Capture Mode Timing
            3. 7.11.5.19.1.3 PRUSS PRU Shift Mode Timing
          2. 7.11.5.19.2 PRUSS Industrial Ethernet Peripheral (IEP)
            1. 7.11.5.19.2.1 PRUSS IEP Timing
          3. 7.11.5.19.3 PRUSS Universal Asynchronous Receiver Transmitter (UART)
            1. 7.11.5.19.3.1 PRUSS UART Timing
          4. 7.11.5.19.4 PRUSS Enhanced Capture Peripheral (ECAP)
            1. 7.11.5.19.4.1 PRUSS ECAP Timing
        20. 7.11.5.20 Timers
        21. 7.11.5.21 UART
        22. 7.11.5.22 USB
  9. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 Processor Subsystems
      1. 8.2.1 Arm Cortex-A53 Subsystem
      2. 8.2.2 Device/Power Manager
      3. 8.2.3 Arm Cortex-M4F
    3. 8.3 Accelerators and Coprocessors
      1. 8.3.1 Graphics Processing Unit (GPU)
      2. 8.3.2 Programmable Real-Time Unit Subsystem (PRUSS)
    4. 8.4 Other Subsystems
      1. 8.4.1 Dual Clock Comparator (DCC)
      2. 8.4.2 Data Movement Subsystem (DMSS)
      3. 8.4.3 Memory Cyclic Redundancy Check (MCRC)
      4. 8.4.4 Peripheral DMA Controller (PDMA)
      5. 8.4.5 Real-Time Clock (RTC)
    5. 8.5 Peripherals
      1. 8.5.1  Gigabit Ethernet Switch (CPSW3G)
      2. 8.5.2  Camera Streaming Interface Receiver (CSI_RX_IF)
      3. 8.5.3  DDR Subsystem (DDRSS)
      4. 8.5.4  Display Subsystem (DSS)
      5. 8.5.5  Enhanced Capture (ECAP)
      6. 8.5.6  Error Location Module (ELM)
      7. 8.5.7  Enhanced Pulse Width Modulation (EPWM)
      8. 8.5.8  Error Signaling Module (ESM)
      9. 8.5.9  Enhanced Quadrature Encoder Pulse (EQEP)
      10. 8.5.10 General-Purpose Interface (GPIO)
      11. 8.5.11 General-Purpose Memory Controller (GPMC)
      12. 8.5.12 Global Timebase Counter (GTC)
      13. 8.5.13 Inter-Integrated Circuit (I2C)
      14. 8.5.14 Modular Controller Area Network (MCAN)
      15. 8.5.15 Multichannel Audio Serial Port (MCASP)
      16. 8.5.16 Multichannel Serial Peripheral Interface (MCSPI)
      17. 8.5.17 Multi-Media Card Secure Digital (MMCSD)
      18. 8.5.18 Octal Serial Peripheral Interface (OSPI)
      19. 8.5.19 Timers
      20. 8.5.20 Universal Asynchronous Receiver/Transmitter (UART)
      21. 8.5.21 Universal Serial Bus Subsystem (USBSS)
  10. 9 Applications, Implementation, and Layout
    1. 9.1 Device Connection and Layout Fundamentals
      1. 9.1.1 Power Supply
        1. 9.1.1.1 Power Supply Designs
        2. 9.1.1.2 Power Distribution Network Implementation Guidance
      2. 9.1.2 External Oscillator
      3. 9.1.3 JTAG, EMU, and TRACE
      4. 9.1.4 Reset
      5. 9.1.5 Unused Pins
    2. 9.2 Peripheral- and Interface-Specific Design Information
      1. 9.2.1 DDR Board Design and Layout Guidelines
      2. 9.2.2 OSPI/QSPI/SPI Board Design and Layout Guidelines
        1. 9.2.2.1 No Loopback, Internal PHY Loopback, and Internal Pad Loopback
        2. 9.2.2.2 External Board Loopback
        3. 9.2.2.3 DQS (only available in Octal SPI devices)
      3. 9.2.3 USB VBUS Design Guidelines
      4. 9.2.4 System Power Supply Monitor Design Guidelines
      5. 9.2.5 High Speed Differential Signal Routing Guidance
      6. 9.2.6 Thermal Solution Guidance
  11. 10Device and Documentation Support
    1. 10.1 Device Nomenclature
      1. 10.1.1 Standard Package Symbolization
      2. 10.1.2 Device Naming Convention
    2. 10.2 Tools and Software
    3. 10.3 Documentation Support
    4. 10.4 サポート・リソース
    5. 10.5 Trademarks
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Packaging Information

1 特長

プロセッサ・コア：

  • 最高 1.4GHz、クワッド 64 ビットまでの Arm®Cortex®-A53 マイクロプロセッサ・サブシステム
    • SECDED ECC 付き 512KB L2 共有キャッシュを搭載したクワッド・コア Cortex-A53 クラスタ
    • 各 A53 コアには、SECDED ECC を備えた 32KB L1 D キャッシュおよびパリティ保護を備えた 32KB L1 I キャッシュを搭載
  • 最高 400MHz、シングル・コア Arm® Cortex®-M4F MCU
    • 256KB の SRAM (SECDED ECC 付き)
  • 専用デバイス / パワー・マネージャ

マルチメディア：

  • ディスプレイ・サブシステム
    • デュアル・ディスプレイのサポート
    • 各ディスプレイで 1920x1080 @ 60fps
    • 1 個の 2048x1080 + 1 個の 1280x720
    • ディスプレイごとに独立した PLL を使用して、最大 165MHz のピクセル・クロックをサポートします
    • OLDI (4 レーン LVDS - 2x) および DPI (24 ビット RGB LVCMOS)
    • 凍結フレーム検出や MISR データ・チェックなどの安全機能をサポートします
  • 3D グラフィックス処理ユニット
    • クロックあたり 1 ピクセル以上
    • 500 メガピクセル / 秒を超える速度
    • 500 を超える MTexels/s、8 を超える GFLOP
    • 少なくとも 2 つの合成層をサポート
    • 最大 2048x1080 @ 60fps をサポート
    • ARGB32、RGB565、YUV 形式をサポート
    • 2D グラフィックス対応
    • OpenGL ES 3.1、Vulkan 1.2
  • 1 つのカメラ・シリアル・インターフェイス (CSI-Rx) - DPHY 付きの 4 レーン
    • MIPI® CSI-2 v1.3 準拠 + MIPI D-PHY 1.2
    • 最大 1.5Gbps の 1、2、3、4 データ・レーン・モードをサポート
    • CRC チェック + RAM 上の ECC による ECC 検証 / 訂正
    • 仮想チャネルのサポート (最大 16)
    • DMA 経由で DDR にストリーム・データを直接書き込む機能

メモリ・サブシステム：

  • 最大 816KB のオンチップ RAM
    • SECDED ECC 付きの 64KB のオンチップ RAM (OCSRAM) は、最大 2 つの独立したメモリ・バンクについて、32KB 単位でより小さなバンクに分割できます
    • SMS サブシステムに SECDED ECC を搭載した 256KB のオンチップ RAM
    • テキサス・インスツルメンツのセキュリティ・ファームウェア用の SMS サブシステムに SECDED ECC を搭載した 176KB のオンチップ RAM
    • Cortex-M4F MCU サブシステムに SECDED ECC を搭載した 256KB のオンチップ RAM
    • デバイス / パワー・マネージャ・サブシステムに SECDED ECC を搭載した 64KB のオンチップ RAM
  • DDR サブシステム (DDRSS)
    • LPDDR4、DDR4 メモリ・タイプをサポート
    • インライン ECC 付きの 16 ビット・データ・バス
    • 最高 1600MT/s の速度をサポート
    • アドレス可能な最大距離
      • 8GBytes + DDR4
      • 4GBytes + LPDDR4

機能安全：

  • 機能安全準拠予定 [産業用]
    • 機能安全アプリケーション向けに開発
    • IEC 61508 機能安全システム設計を支援するドキュメントを準備中
    • SIL 3 までを対象とする決定論的対応能力
    • SIL 2 までを対象とするハードウェア・インテグリティ
    • 安全関連認証
      • TUV SUD による IEC 61508 認定を計画中
  • 機能安全準拠予定 [車載用]
    • 機能安全アプリケーション向けに開発
    • ISO 26262 機能安全システム設計を支援するドキュメントを準備中
    • ASIL D までを対象とする決定論的対応能力
    • ASIL B までを対象とするハードウェア・インテグリティ
    • 安全関連認証
      • TUV SUD による ISO 26262 認定を計画中
  • AEC - Q100 認定済み

セキュリティ：

  • セキュア・ブート対応
    • ハードウェアで強化された信頼の基点 (RoT：Root-of-Trust)
    • バックアップ・キーによる RoT の切り替えをサポート
    • テイクオーバー保護、IP 保護、ロールバック禁止保護のサポート
  • 信頼できる実行環境 (TEE) に対応
    • Arm TrustZone® をベースとする TEE
    • 分離用の広範なファイアウォール・サポート
    • セキュアなウォッチドッグ / タイマ / IPC
    • セキュアなストレージのサポート
    • リプレイ保護メモリ・ブロック (RPMB) のサポート
  • 専用セキュリティ・コントローラ、ユーザー・プログラマブルな HSM コア、専用セキュリティ DMA および IPC サブシステム付き、絶縁処理用
  • 暗号化アクセラレーション対応
    • 受信データ・ストリームに基づいてキーマテリアルを自動的に切り替えできるセッション認識暗号化エンジン
      • 暗号化コアをサポート
    • AES - 128/192/256 ビットのキー・サイズ
    • SHA2 - 224/256/384/512 ビットのキー・サイズ
    • DRBG と真性乱数発生器
    • セキュア・ブート対応のため PKA (公開鍵アクセラレータ) により RSA/ECC 処理を支援
  • デバッグのセキュリティ
    • ソフトウェア制御によるセキュアなデバッグ・アクセス
    • セキュリティ対応のデバッグ

PRU サブシステム：

  • 最大 333MHz で動作するデュアル・コア・プログラマブル・リアルタイム・ユニット・サブシステム (PRUSS)
  • 追加の機能など、サイクル精度の高いプロトコルを実現するために GPIO を駆動することを目的としています。
    • 汎用入出力 (GPIO)
    • UART
    • I2C
    • 外部 ADC
  • PRU ごとに 16KB のプログラム・メモリ、SECDED ECC 付き
  • PRU ごとに 8KB のデータ・メモリ、SECDED ECC 付き
  • 32KB 汎用メモリ、SECDED ECC 付き
  • CRC32/16 HW アクセラレータ
  • 30 x 32 ビット・レジスタの 3 バンクを備えたスクラッチ・パッド・メモリ
  • 9 個のキャプチャ・イベントと 16 個の比較イベントを搭載した 1 つの産業用 64 ビット・タイマと、低速および高速の補正
  • 1 つの割り込みコントローラ (INTC)、最小 64 の入力イベントをサポート

高速インターフェイス：

  • 次の機能をサポートするイーサネット・スイッチを内蔵 (合計 2 つの外部ポート)
    • RMII (10/100) または RGMII (10/100/1000)
    • IEEE1588 (Annex D、Annex E、Annex F と 802.1AS PTP)
    • Clause 45 MDIO PHY 管理
    • ALE エンジン (512 の分類子) に基づくパケット分類器
    • プライオリティ・ベースのフロー制御
    • 時間に制約のあるネットワーク機能 (TSN) のサポート
    • 4 個の CPU ハードウェア割り込みペーシング
    • ハードウェアの IP/UDP/TCP チェックサム・オフロード
  • 2 つの USB2.0 ポート
    • USB ホスト、USB ペリフェラル、USB デュアルロール・デバイス (DRD モード) として構成可能なポート
    • USB VBUS 検出機能を内蔵
    • USB 経由のトレースをサポート

一般的な接続機能：

  • 9 個のユニバーサル非同期レシーバ・トランスミッタ (UART)
  • 5 個のシリアル・ペリフェラル・インターフェイス (SPI) コントローラ
  • 6 個の内蔵回路間 (I2C) ポート
  • 3 個のマルチチャネル・オーディオ・シリアル・ポート (McASP)
    • 最高 50MHz の送信および受信クロック
    • TX と RX の各クロックが独立した 3 個の McASP で最大 16/10/6 本のシリアル・データ・ピン
    • 時分割多重化 (TDM)、IC 間サウンド (I2S)、および類似のフォーマットをサポート
    • デジタル・オーディオ・インターフェイス送信 (SPDIF、IEC60958-1、AES-3 フォーマット) をサポート
    • 送受信用 FIFO バッファ (256 バイト)
    • オーディオ・リファレンス出力クロックのサポート
  • 3 個の拡張 PWM モジュール (ePWM)
  • 3 個の拡張直交エンコーダ・パルス・モジュール (eQEP)
  • 3 個の拡張キャプチャ・モジュール (eCAP)
  • 汎用 I/O (GPIO) では、すべての LVCMOS I/O を GPIO として構成できます
  • 3 個のコントローラ・エリア・ネットワーク (CAN) モジュール、CAN-FD をサポート
    • CAN プロトコル 2.0A、B、ISO 11898-1 に準拠
    • 完全な CAN FD のサポート (最大 64 データ・バイト)
    • メッセージ RAM のパリティ / ECC チェック
    • 最大速度：8Mbps

メディアおよびデータ・ストレージ：

  • 2 つのマルチメディア・カード / セキュア・デジタル® (MMC/SD®) インターフェイス
    • 1 個の 8 ビット eMMC インターフェイス、最大速度 HS200
    • 2 個の 4 ビット SD/SDIO インターフェイス、最大 UHS-I
    • eMMC 5.1、SD 3.0、SDIO バージョン 3.0 に準拠
  • 最大 133MHz の 1 つの汎用メモリ・コントローラ (GPMC)
    • 柔軟な 8 および 16 ビットの非同期メモリ・インターフェイスと、最大 4 つのチップ (22 ビット・アドレス) セレクト (NAND、NOR、Muxed-NOR、SRAM)
    • BCH コードを使用して 4、8、または 16 ビット ECC をサポート
    • ハミング・コードを使用して 1 ビット ECC をサポート
    • エラー特定モジュール (ELM)
      • GPMC と組み合わせて使用すると、BCH アルゴリズムで生成されたシンドローム多項式により、データ・エラーのアドレスを特定可能
      • BCH アルゴリズムに基づいて、512 バイトのブロックごとに 4、8、または 16 ビットのエラーを特定可能
  • DDR/SDR をサポートする OSPI/QSPI
    • シリアル NAND およびシリアル NOR フラッシュ・デバイスをサポート
    • 4GByte のメモリ・アドレスをサポート
    • オプションのオンザフライ暗号化を備えた XIP モード

パワー・マネージメント：

  • デバイス / パワー・マネージャでサポートされている低消費電力モード
    • CAN/GPIO/UART ウェークアップに対する部分的 IO サポート
    • ディープスリープ
    • MCU のみ
    • スタンバイ
    • Cortex-A53 用のダイナミック周波数スケーリング

最適なパワー・マネージメント・ソリューション：

  • 推奨される TPS65219 パワー・マネージメント IC (PMIC)
    • デバイスの電源要件を満たすように特別に設計されたコンパニオン PMIC
    • さまざまな使用事例をサポートするためのフレキシブルなマッピングと工場出荷時にプログラムされた構成

ブート・オプション：

  • UART
  • I2C EEPROM
  • OSPI/QSPI フラッシュ
  • GPMC NOR/NAND フラッシュ
  • シリアル NAND フラッシュ
  • SD カード
  • eMMC
  • マス・ストレージ・デバイスからの USB (ホスト) ブート
  • 外部ホストからの USB (デバイス) ブート (DFU モード)
  • イーサネット

テクノロジー / パッケージ：

  • 16nm テクノロジー
  • 13mm × 13mm、0.5mm ピッチ、425 ピン FCCSP BGA (ALW)
  • 17.2mm × 23mm、0.8mm ピッチ、441 ピンの FCBGA (AMC)