JAJSPW5E November   2023  – August 2025 LMKDB1102 , LMKDB1104 , LMKDB1108 , LMKDB1120

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱情報
    5. 6.5 電気的特性
    6. 6.6 SMBus のタイミング要件
    7. 6.7 SBI のタイミング要件
    8. 6.8 タイミング図
    9. 6.9 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 入力機能
        1. 8.3.1.1 デバイスの電源がオフのときの入力クロックの動作
        2. 8.3.1.2 フェイルセーフ入力
        3. 8.3.1.3 入力構成
          1. 8.3.1.3.1 クロック入力用の内部終端
          2. 8.3.1.3.2 AC 結合または DC 結合のクロック入力
      2. 8.3.2 柔軟な電源シーケンス
        1. 8.3.2.1 PWRDN# アサートおよびデアサート
        2. 8.3.2.2 OE# アサートおよびデアサート
        3. 8.3.2.3 デバイスの電源がオフのときのクロック入力および PWRGD/PWRDN# の動作
      3. 8.3.3 LOS および OE
        1. 8.3.3.1 LMKDB1120 の追加 OE# ピンと下位互換性
        2. 8.3.3.2 同期 OE
        3. 8.3.3.3 OE 制御
        4. 8.3.3.4 自動出力ディスエーブル
        5. 8.3.3.5 LOS 検出
      4. 8.3.4 出力機能
        1. 8.3.4.1 二重終端
        2. 8.3.4.2 出力スルー レートをプログラム可能
          1. 8.3.4.2.1 ピンからのスルー レート制御
          2. 8.3.4.2.2 SMBus によるスルーレート制御
        3. 8.3.4.3 プログラマブル出力スイング
        4. 8.3.4.4 高精度出力インピーダンス
        5. 8.3.4.5 プログラマブルな出力インピーダンス
        6. 8.3.4.6 フェイルセーフ出力
    4. 8.4 デバイスの機能モード
      1. 8.4.1 SMBus モード
      2. 8.4.2 SBI モード
      3. 8.4.3 ピン モード
  10. 9 レジスタ マップ
    1. 9.1 LMKDB1120 および LMKDB1120FS レジスタ
    2. 9.2 LMKDB1108 および LMKDB1108FS レジスタ
    3. 9.3 LMKDB1104 および LMKDB1104FS レジスタ
  11. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計要件
      2. 10.2.2 詳細な設計手順
      3. 10.2.3 アプリケーション曲線
    3. 10.3 電源に関する推奨事項
    4. 10.4 レイアウト
      1. 10.4.1 レイアウトのガイドライン
      2. 10.4.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 ドキュメントの更新通知を受け取る方法
    3. 11.3 サポート・リソース
    4. 11.4 商標
    5. 11.5 静電気放電に関する注意事項
    6. 11.6 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

5 ピン構成および機能

図 5-1 LMKDB1120 および LMKDB1120FS 6mm × 6mm NPP パッケージ80 ピン TLGA上面図
凡例
クロック入力 クロック出力 電源
GND ロジック制御/ステータス 内部接続なし
表 5-1 LMKDB1120 および LMKDB1120FS のピンの機能
ピン 種類(1) 説明
名称(2)(3) 番号
クロック入力
CLKIN_P G1 I 差動クロック入力。
CLKIN_N H1 I
クロック出力
CLK0_P J1 O LP-HCSL 差動クロック出力 0。未使用の場合は接続しないでください。
CLK0_N K1 O
CLK1_P L1 O LP-HCSL 差動クロック出力 1。未使用の場合は接続しないでください。
CLK1_N M1 O
CLK2_P M2 O LP-HCSL 差動クロック出力 2。未使用の場合は接続しないでください。
CLK2_N M3 O
CLK3_P M4 O LP-HCSL 差動クロック出力 3。未使用の場合は接続しないでください。
CLK3_N M5 O
CLK4_P M7 O LP-HCSL 差動クロック出力 4。未使用の場合は接続しないでください。
CLK4_N M8 O
CLK5_P M9 O LP-HCSL 差動クロック出力 5。未使用の場合は接続しないでください。
CLK5_N M10 O
CLK6_P M11 O LP-HCSL 差動クロック出力 6。未使用の場合は接続しないでください。
CLK6_N M12 O
CLK7_P L12 O LP-HCSL 差動クロック出力 7。未使用の場合は接続しないでください。
CLK7_N K12 O
CLK8_P J12 O LP-HCSL 差動クロック出力 8。未使用の場合は接続しないでください。
CLK8_N H12 O
CLK9_P G12 O LP-HCSL 差動クロック出力 9。未使用の場合は接続しないでください。
CLK9_N F12 O
CLK10_P D12 O LP-HCSL 差動クロック出力 10。未使用の場合は接続しないでください。
CLK10_N C12 O
CLK11_P B12 O LP-HCSL 差動クロック出力 11。未使用の場合は接続しないでください。
CLK11_N A12 O
CLK12_P A11 O LP-HCSL 差動クロック出力 12。未使用の場合は接続しないでください。
CLK12_N A10 O
CLK13_P A9 O LP-HCSL 差動クロック出力 13。未使用の場合は接続しないでください。
CLK13_N A8 O
CLK14_P A7 O LP-HCSL 差動クロック出力 14。未使用の場合は接続しないでください。
CLK14_N A6 O
CLK15_P A5 O LP-HCSL 差動クロック出力 15。未使用の場合は接続しないでください。
CLK15_N A4 O
CLK16_P A3 O LP-HCSL 差動クロック出力 16。未使用の場合は接続しないでください。
CLK16_N A2 O
CLK17_P A1 O LP-HCSL 差動クロック出力 17。未使用の場合は接続しないでください。
CLK17_N B1 O
CLK18_P C1 O LP-HCSL 差動クロック出力 18。未使用の場合は接続しないでください。
CLK18_N D1 O
CLK19_P E1 O LP-HCSL 差動クロック出力 19。未使用の場合は接続しないでください。
CLK19_N F1 O
電源
VDDA H2 P アナログ電源。追加の電源フィルタリングを推奨。詳しくは、セクション 10.3 を参照してください。
VDDCLK B2、B6、B11、L2、L11 P 出力電源
サーマル パッド (GND) パッド G デバイス グランド、サーマル パッド。
ロジック制御/ステータス
vOE0#/NC J2 I CLK0 を制御するアクティブ Low 入力。内部プルダウン抵抗。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

0 = 出力有効、1 = 出力無効
vOE1#/NC K2 I CLK1 を制御するアクティブ Low 入力。内部プルダウン抵抗。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

0 = 出力有効、1 = 出力無効
vOE2#/NC L3 I CLK2 を制御するアクティブ Low 入力。内部プルダウン抵抗。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

0 = 出力有効、1 = 出力無効
vOE3#/NC L6 I CLK3 を制御するアクティブ Low 入力。内部プルダウン抵抗。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

0 = 出力有効、1 = 出力無効
vOE4#/NC L9 I CLK4 を制御するアクティブ Low 入力。内部プルダウン抵抗。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

0 = 出力有効、1 = 出力無効
vOE5#/SBI_IN L8 I CLK5 を制御するアクティブ Low 入力または SBI データ入力ピン。SBI_EN ピンがこのピンの機能を制御する。内部プルダウン抵抗。

OE モード：0 = 有効出力、1 = 無効出力。

サイドバンド モード：SBI データ入力。
vOE6#/SBI_CLK L10 I CLK6 を制御するアクティブ Low 入力または SBI クロック入力ピン。SBI_EN ピンがこのピンの機能を制御する。内部プルダウン抵抗。

OE モード：0 = 有効出力、1 = 無効出力。

サイドバンド モード：SBI クロック入力。
vOE7# K11 I CLK7 を制御するアクティブ Low 入力。内部プルダウン抵抗。

0 = 出力有効、1 = 出力無効
vOE8# H11 I CLK8 を制御するアクティブ Low 入力。内部プルダウン抵抗。

0 = 出力有効、1 = 出力無効
vOE9# E12 I CLK9 を制御するアクティブ Low 入力。内部プルダウン抵抗。

0 = 出力有効、1 = 出力無効
vOE10#/SHFT_LD# E11 I CLK10 を制御するアクティブ Low 入力または SBI アクティブ Low シフト レジスタ ロード ピン。SBI_EN ピンがこのピンの機能を制御する。内部プルダウン抵抗。

OE モード：0 = 有効出力、1 = 無効出力。

サイドバンド モード：SBI シフト レジスタ ロード入力。
vOE11# C11 I CLK11 を制御するアクティブ Low 入力。内部プルダウン抵抗。

0 = 出力有効、1 = 出力無効
vOE12# B10 I CLK12 を制御するアクティブ Low 入力。内部プルダウン抵抗。

0 = 出力有効、1 = 出力無効
vOE13#/NC B9 I CLK13 を制御するアクティブ Low 入力。内部プルダウン抵抗。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

0 = 出力有効、1 = 出力無効
OE14#/NC B7 I CLK14 を制御するアクティブ Low 入力。内部プルダウン抵抗。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

0 = 出力有効、1 = 出力無効
vOE15#/NC B5 I CLK15 を制御するアクティブ Low 入力。内部プルダウン抵抗。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

0 = 出力有効、1 = 出力無効
vOE16#/NC B3 I CLK16 を制御するアクティブ Low 入力。内部プルダウン抵抗。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

0 = 出力有効、1 = 出力無効
vOE17#/NC D2 I CLK17 を制御するアクティブ Low 入力。内部プルダウン抵抗。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

0 = 出力有効、1 = 出力無効
vOE18#/NC D11 I CLK18 を制御するアクティブ Low 入力。内部プルダウン抵抗。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

0 = 出力有効、1 = 出力無効
vOE19#/NC J11 I CLK19 を制御するアクティブ Low 入力。内部プルダウン抵抗。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

0 = 出力有効、1 = 出力無効
SBI_OUT/NC C2 O SBI データ出力ピン/未接続。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。
vPWRGD/PWRDN# M6 I パワー グッド/パワー ダウン アクティブ Low。多機能入力ピン。内部プルアップ抵抗。

最初の Low から High への遷移時に、デバイスを起動する パワー グッド ピンとして機能する

その後の Low/High 遷移時には、デバイスをパワーダウン モードに入るまたは解除するための パワー ダウン アクティブ Low ピンとして機能します。

Low = パワーダウンモード

High = 通常動作モード
vSBI_EN E2 I SBI イネーブル。内部プルダウン抵抗。パワーアップ後はこのピンの状態を変更しないでください。

パワーアップ時に Low の場合 = SBI インターフェイスは無効です。ピン L8、L10、および E11 は OE ピンとして機能します。パワーアップ時に High の場合 = SBI インターフェイスは有効です。

ピン L8、L10、および E11 は SBI インターフェイス ピンとして機能します。SMBus およびその他の OE ピンは引き続き動作します。
^vSADR1_tri B8 I SMBus アドレス 3レベル入力ピン。内部プルアップおよびプルダウン抵抗を内蔵しています。
^vSADR0_tri B4 I SMBus アドレス 3レベル入力ピン。内部プルアップおよびプルダウン抵抗を内蔵しています。
LOS#/NC G11 O 入力クロック信号喪失アクティブ Low/未接続。オープン ドレイン。外部プルアップ抵抗が必要です。DB2000QL のピン配置に合わせるため、このピンは未接続のままにすることが可能です。

Low = 無効な入力クロック。

High = 有効な入力クロック。
SMB_DATA L4 I/O SMBusデータ。外部プルアップ抵抗が必要です。未使用の場合は接続しないでください。
SMB_CLK L5 I SMBusクロック。外部プルアップ抵抗が必要です。未使用の場合は接続しないでください。
NC F2、F11、G2、L7 NC 未接続。
(1) I = 入力、O = 出力、I/O = 入力または出力、G = グランド、P = 電源、NC = 未接続
(2) 「^」プレフィックスが付いたピンは内部プルアップ抵抗を内蔵しています。「v」プレフィックスが付いたピンは内部プルダウン抵抗を内蔵しています。「^v」プレフィックスが付いたピンは内部プルアップ抵抗と内部プルダウン抵抗の両方を内蔵しており、ピンが未接続の場合は中間レベルが選択されます。「^/v」プレフィックスが付いたピンは、選択された機能に応じて内部プルアップまたはプルダウン抵抗を内蔵しています。
(3) 「#」記号はアクティブ Low を示します。
図 5-2 LMKDB1108 および LMKDB1108FS 5mm × 5mm VQFN パッケージ40 ピン上面図
凡例
クロック入力 クロック出力 電源
GND ロジック制御/ステータス 内部接続なし
表 5-2 LMKDB1108 および LMKDB1108FS のピンの機能
ピン 種類(1) 説明
名称(2)(3) 番号
クロック入力
CLKIN_P 8 I 差動クロック入力。
CLKIN_N 9 I
クロック出力
CLK0_P 15 O LP-HCSL 差動クロック出力 0。未使用の場合は接続しないでください。
CLK0_N 16 O
CLK1_P 17 O LP-HCSL 差動クロック出力 1。未使用の場合は接続しないでください。
CLK1_N 18 O
CLK2_P 22 O LP-HCSL 差動クロック出力 2。未使用の場合は接続しないでください。
CLK2_N 23 O
CLK3_P 24 O LP-HCSL 差動クロック出力 3。未使用の場合は接続しないでください。
CLK3_N 25 O
CLK4_P 28 O LP-HCSL 差動クロック出力 4。未使用の場合は接続しないでください。
CLK4_N 29 O
CLK5_P 31 O LP-HCSL 差動クロック出力 5。未使用の場合は接続しないでください。
CLK5_N 32 O
CLK6_P 35 O LP-HCSL 差動クロック出力 6。未使用の場合は接続しないでください。
CLK6_N 36 O
CLK7_P 38 O LP-HCSL 差動クロック出力 7。未使用の場合は接続しないでください。
CLK7_N 39 O
電源
VDDA 7 P アナログ電源。追加の電源フィルタリングを推奨。詳しくは、セクション 10.3 を参照してください。
VDDCLK 10、13、20、26、37、 P 出力電源
サーマル パッド (GND) パッド G デバイス グランド、サーマル パッド。
ロジック制御/ステータス
vOE0#/SHFT_LD# 14 I CLK0 を制御するアクティブ Low 入力または SBI アクティブ Low シフト レジスタ ロード ピンSBI_EN ピンがこのピンの機能を制御する。内部プルダウン抵抗。OE モード：0 = 有効出力、1 = 無効出力。

サイドバンド モード：SBI ラッチ レジスタ入力。
vOE1#/SBI_IN 19 I CLK1 を制御するアクティブ Low 入力または SBI データ入力ピン。SBI_EN ピンがこのピンの機能を制御する。内部プルダウン抵抗。OE モード：0 = 有効出力、1 = 無効出力。

サイドバンド モード：SBI データ入力。
vOE2# 21 I CLK2 を制御するアクティブ Low 入力。内部プルダウン抵抗。

0 = 出力有効、1 = 出力無効
vOE3# 27 I CLK3 を制御するアクティブ Low 入力。内部プルダウン抵抗。

0 = 出力有効、1 = 出力無効
vOE4#/SBI_CLK 30 I CLK4 を制御するアクティブ Low 入力または SBI クロック入力ピンSBI_EN ピンがこのピンの機能を制御する。内部プルダウン抵抗。OE モード：0 = 有効出力、1 = 無効出力。

サイドバンド モード：SBI クロック入力。
vOE5# 33 I CLK5 を制御するアクティブ Low 入力。内部プルダウン抵抗。

0 = 出力有効、1 = 出力無効
vOE10#/SBI_OUT 34 I または O CLK6 を制御するアクティブ Low 入力または SBI データ出力ピン内部プルダウン抵抗。SBI_EN ピンがこのピンの機能を制御する。

OE モード：0 = 有効出力、1 = 無効出力。

SBI モード：SBI シフト レジスタ データ出力。
vOE7# 40 I CLK7 を制御するアクティブ Low 入力。内部プルダウン抵抗。

0 = 出力有効、1 = 出力無効
vPWRGD/PWRDN# 12 I パワー グッド/パワー ダウン アクティブ Low。多機能入力ピン。内部プルダウン抵抗。

最初の Low から High への遷移時に、デバイスを起動する パワー グッド ピンとして機能する

その後の Low/High 遷移時には、デバイスをパワーダウン モードに入るまたは解除するための パワー ダウン アクティブ Low ピンとして機能します。

Low = パワーダウンモード

High = 通常動作モード
vSBI_EN 11 I SBI イネーブル。内部プルダウン抵抗。パワーアップ後はこのピンの状態を変更しないでください。

パワーアップ時に Low の場合 = SBI インターフェイスは無効です。ピン 20、32、48、および 55 は OE ピンとして機能します。

パワーアップ時に High の場合 = SBI インターフェイスは有効です。ピン 20、32、48、および 55 は SBI インターフェイス ピンとして機能します。SMBus およびその他の OE ピンは引き続き動作します。
^vSADR1_tri 3 I SMBus アドレス 3レベル入力ピン。内部プルアップおよびプルダウン抵抗を内蔵しています。
^vSADR0_tri 4 I SMBus アドレス 3レベル入力ピン。内部プルアップおよびプルダウン抵抗を内蔵しています。
^SLEWRATE_SEL 2 I LP-HCSL 差動クロック出力のスルーレート選択ピン。内部プルアップ抵抗。

Low = 低速スルーレート。

High = 高速スルーレート。
LOS# 1 O 入力クロック信号喪失アクティブ Low/未接続。オープン ドレイン。外部プルアップ抵抗が必要です。

Low = 無効な入力クロック。

High = 有効な入力クロック。
SMB_DATA 5 I/O SMBusデータ。外部プルアップ抵抗が必要です。未使用の場合は接続しないでください。
SMB_CLK 6 I SMBusクロック。外部プルアップ抵抗が必要です。未使用の場合は接続しないでください。
(1) I = 入力、O = 出力、I/O = 入力または出力、G = グランド、P = 電源、NC = 未接続
(2) 「^」プレフィックスが付いたピンは内部プルアップ抵抗を内蔵しています。「v」プレフィックスが付いたピンは内部プルダウン抵抗を内蔵しています。「^v」プレフィックスが付いたピンは内部プルアップ抵抗と内部プルダウン抵抗の両方を内蔵しており、ピンが未接続の場合は中間レベルが選択されます。
(3) 「#」記号はアクティブ Low を示します。
図 5-3 LMKDB1104 および LMKDB1104FS 4mm × 4mm VQFN パッケージ28 ピン上面図
凡例
クロック入力 クロック出力 電源
GND ロジック制御/ステータス 内部接続なし
表 5-3 LMKDB1104 および LMKDB1104FS のピンの機能
ピン 種類(1) 説明
名称(2)(3) 番号
クロック入力
CLKIN_P 6 I 差動クロック入力。
CLKIN_N 7 I
クロック出力
CLK0_P 12 O LP-HCSL 差動クロック出力 0。未使用の場合は接続しないでください。
CLK0_N 13 O
CLK1_P 16 O LP-HCSL 差動クロック出力 1。未使用の場合は接続しないでください。
CLK1_N 17 O
CLK2_P 19 O LP-HCSL 差動クロック出力 2。未使用の場合は接続しないでください。
CLK2_N 20 O
CLK3_P 23 O LP-HCSL 差動クロック出力 3。未使用の場合は接続しないでください。
CLK3_N 24 O
電源
VDDA 5 P アナログ電源。追加の電源フィルタリングを推奨。詳しくは、セクション 10.3 を参照してください。
VDDCLK 10、15、18、25 P 出力電源
サーマル パッド (GND) パッド G デバイス グランド、サーマル パッド。
ロジック制御/ステータス
vOE0#/SHFT_LD# 11 I CLK0 を制御するアクティブ Low 入力または SBI アクティブ Low シフト レジスタ ロード ピンSBI_EN ピンがこのピンの機能を制御する。内部プルダウン抵抗。OE モード：0 = 有効出力、1 = 無効出力。

サイドバンド モード：SBI ラッチ レジスタ入力。
vOE1#/SBI_IN 14 I CLK1 を制御するアクティブ Low 入力または SBI データ入力ピン。SBI_EN ピンがこのピンの機能を制御する。内部プルダウン抵抗。OE モード：0 = 有効出力、1 = 無効出力。

サイドバンド モード：SBI データ入力。
vOE2#/SBI_CLK 21 I CLK2 を制御するアクティブ Low 入力または SBI クロック入力ピンSBI_EN ピンがこのピンの機能を制御する。内部プルダウン抵抗。OE モード：0 = 有効出力、1 = 無効出力。

サイドバンド モード：SBI クロック入力。
vOE3#/SBI_OUT 22 I または O CLK3 を制御するアクティブ Low 入力または SBI データ出力ピン内部プルダウン抵抗。SBI_EN ピンがこのピンの機能を制御する。

OE モード：0 = 有効出力、1 = 無効出力。

SBI モード：SBI シフト レジスタ データ出力。
vPWRGD/PWRDN# 9 I パワー グッド/パワー ダウン アクティブ Low。多機能入力ピン。内部プルダウン抵抗。

最初の Low から High への遷移時に、デバイスを起動する パワー グッド ピンとして機能する

その後の Low/High 遷移時には、デバイスをパワーダウン モードに入るまたは解除するための パワー ダウン アクティブ Low ピンとして機能します。

Low = パワーダウンモード

High = 通常動作モード
vSBI_EN 8 I SBI イネーブル。内部プルダウン抵抗。パワーアップ後はこのピンの状態を変更しないでください。

パワーアップ時に Low の場合 = SBI インターフェイスは無効です。ピン 20、32、48、および 55 は OE ピンとして機能します。

パワーアップ時に High の場合 = SBI インターフェイスは有効です。ピン 20、32、48、および 55 は SBI インターフェイス ピンとして機能します。SMBus およびその他の OE ピンは引き続き動作します。
^vSADR1_tri 1 I SMBus アドレス 3レベル入力ピン。内部プルアップおよびプルダウン抵抗を内蔵しています。
^vSADR0_tri 2 I SMBus アドレス 3レベル入力ピン。内部プルアップおよびプルダウン抵抗を内蔵しています。
^SLEWRATE_SEL 27 I LP-HCSL 差動クロック出力のスルーレート選択ピン。内部プルアップ抵抗。

Low = 低速スルーレート。

High = 高速スルーレート。
LOS# 28 O 入力クロック信号喪失アクティブ Low/未接続。オープン ドレイン。外部プルアップ抵抗が必要です。

Low = 無効な入力クロック。

High = 有効な入力クロック。
SMB_DATA 3 I/O SMBusデータ。外部プルアップ抵抗が必要です。未使用の場合は接続しないでください。
SMB_CLK 4 I SMBusクロック。外部プルアップ抵抗が必要です。未使用の場合は接続しないでください。
NC 26 NC 未接続。
(1) I = 入力、O = 出力、I/O = 入力または出力、G = グランド、P = 電源、NC = 未接続
(2) 「^」プレフィックスが付いたピンは内部プルアップ抵抗を内蔵しています。「v」プレフィックスが付いたピンは内部プルダウン抵抗を内蔵しています。「^v」プレフィックスが付いたピンは内部プルアップ抵抗と内部プルダウン抵抗の両方を内蔵しており、ピンが未接続の場合は中間レベルが選択されます。
(3) 「#」記号はアクティブ Low を示します。
図 5-4 LMKDB1102 3mm × 3mm VQFN パッケージ20 ピン上面図
凡例
クロック入力 クロック出力 電源
GND ロジック制御/ステータス 内部接続なし
表 5-4 LMKDB1102 のピンの機能
ピン 種類(1) 説明
名称(2)(3) 番号
クロック入力
CLKIN_P 1 I 差動クロック入力。
CLKIN_N 2 I
クロック出力
CLK1_P 16 O LP-HCSL 差動クロック出力 1。未使用の場合は接続しないでください。
CLK1_N 17 O
CLK2_P 9 O LP-HCSL 差動クロック出力 2。未使用の場合は接続しないでください。
CLK2_N 10 O
電源
VDDA 6 P アナログ電源。追加の電源フィルタリングを推奨。詳しくは、セクション 10.3 を参照してください。
VDDCLK 3、8、14、18、19 P 出力電源
GND 7、20 G デバイス グランド、サーマル パッド。
サーマル パッド (GND) パッド G デバイス グランド、サーマル パッド。
ロジック制御/ステータス
^OE1# 15 I CLK1 を制御するアクティブ Low 入力。内部プルアップ抵抗。

0 = 出力有効、1 = 出力無効
^OE2# 12 I CLK2 を制御するアクティブ Low 入力。内部プルアップ抵抗。

0 = 出力有効、1 = 出力無効
LOS# 13 O 入力クロック信号喪失アクティブ Low/未接続。オープン ドレイン。外部プルアップ抵抗が必要です。

Low = 無効な入力クロック。

High = 有効な入力クロック。
vZOUT_SEL 11 I LP-HCSL 差動クロック出力のインピーダンス選択。内部プルダウン抵抗。

Low = 85Ω。

High = 100Ω。
NC 4、5 NC 未接続。
(1) I = 入力、O = 出力、I/O = 入力または出力、G = グランド、P = 電源、NC = 未接続
(2) 「^」プレフィックスが付いたピンは内部プルアップ抵抗を内蔵しています。「v」プレフィックスが付いたピンは内部プルダウン抵抗を内蔵しています。「^v」プレフィックスが付いたピンは内部プルアップ抵抗と内部プルダウン抵抗の両方を内蔵しており、ピンが未接続の場合は中間レベルが選択されます。
(3) 「#」記号はアクティブ Low を示します。