JAJSPW5E November   2023  – August 2025 LMKDB1102 , LMKDB1104 , LMKDB1108 , LMKDB1120

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱情報
    5. 6.5 電気的特性
    6. 6.6 SMBus のタイミング要件
    7. 6.7 SBI のタイミング要件
    8. 6.8 タイミング図
    9. 6.9 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 入力機能
        1. 8.3.1.1 デバイスの電源がオフのときの入力クロックの動作
        2. 8.3.1.2 フェイルセーフ入力
        3. 8.3.1.3 入力構成
          1. 8.3.1.3.1 クロック入力用の内部終端
          2. 8.3.1.3.2 AC 結合または DC 結合のクロック入力
      2. 8.3.2 柔軟な電源シーケンス
        1. 8.3.2.1 PWRDN# アサートおよびデアサート
        2. 8.3.2.2 OE# アサートおよびデアサート
        3. 8.3.2.3 デバイスの電源がオフのときのクロック入力および PWRGD/PWRDN# の動作
      3. 8.3.3 LOS および OE
        1. 8.3.3.1 LMKDB1120 の追加 OE# ピンと下位互換性
        2. 8.3.3.2 同期 OE
        3. 8.3.3.3 OE 制御
        4. 8.3.3.4 自動出力ディスエーブル
        5. 8.3.3.5 LOS 検出
      4. 8.3.4 出力機能
        1. 8.3.4.1 二重終端
        2. 8.3.4.2 出力スルー レートをプログラム可能
          1. 8.3.4.2.1 ピンからのスルー レート制御
          2. 8.3.4.2.2 SMBus によるスルーレート制御
        3. 8.3.4.3 プログラマブル出力スイング
        4. 8.3.4.4 高精度出力インピーダンス
        5. 8.3.4.5 プログラマブルな出力インピーダンス
        6. 8.3.4.6 フェイルセーフ出力
    4. 8.4 デバイスの機能モード
      1. 8.4.1 SMBus モード
      2. 8.4.2 SBI モード
      3. 8.4.3 ピン モード
  10. 9 レジスタ マップ
    1. 9.1 LMKDB1120 および LMKDB1120FS レジスタ
    2. 9.2 LMKDB1108 および LMKDB1108FS レジスタ
    3. 9.3 LMKDB1104 および LMKDB1104FS レジスタ
  11. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計要件
      2. 10.2.2 詳細な設計手順
      3. 10.2.3 アプリケーション曲線
    3. 10.3 電源に関する推奨事項
    4. 10.4 レイアウト
      1. 10.4.1 レイアウトのガイドライン
      2. 10.4.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 ドキュメントの更新通知を受け取る方法
    3. 11.3 サポート・リソース
    4. 11.4 商標
    5. 11.5 静電気放電に関する注意事項
    6. 11.6 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

8.3.2.1 PWRDN# アサートおよびデアサート

推奨されるパワーダウン シーケンスでは、入力クロックが有効な状態で PWRDN# がアサートされます。PWRDN# ピンは、入力クロック サイクルの立ち上がりエッジ 2 回分連続して低レベルに保持します。その結果、すべてのクロック出力はグリッチなく Low/Low (OUTx_P = Low、OUTx_N = Low) にミュートされます。それ以外のシーケンスに従った場合、デバイスは未定義モードに入り、グリッチや無効な出力が発生する可能性があります。例えば、入力クロックが停止した後に PWRGD/PWRDN# を low にすると、デバイスはグリッチ状態に入り、出力が low のまま固まります (ただし、CLKIN 信号が再び有効になる前に PWRGD/PWRDN# ピンを low から high に戻さない場合に限ります)。CLKIN 信号が戻る前に PWRGD/PWRDN# を再び high に戻しても問題はありません。