JAJSQ26A April   2023  – July 2025 DAC63202W

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 概要
  5. ピン構成および機能
  6. 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性:電圧出力
    6. 5.6  電気的特性:電流出力
    7. 5.7  電気的特性:コンパレータ モード
    8. 5.8  電気的特性:総則
    9. 5.9  タイミング要件:I2C スタンダード モード
    10. 5.10 タイミング要件:I2C 高速モード
    11. 5.11 タイミング要件:I2C 高速モード プラス
    12. 5.12 タイミング要件:SPI 書き込み動作
    13. 5.13 タイミング要件:SPI 読み出しおよびデイジー チェーン動作 (FSDO = 0)
    14. 5.14 タイミング要件:SPI 読み出しおよびデイジー チェーン動作 (FSDO = 1)
    15. 5.15 タイミング要件:GPIO
    16. 5.16 タイミング図
    17. 5.17 代表的特性:電圧出力
    18. 5.18 代表的特性:電流出力
    19. 5.19 代表的特性:コンパレータ
    20. 5.20 代表的特性:総則
  7. 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 スマートデジタル/アナログ コンバータ (DAC) アーキテクチャ
      2. 6.3.2 デジタル入力/出力
      3. 6.3.3 不揮発性メモリ (NVM)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 電圧出力モード
        1. 6.4.1.1 基準電圧と DAC 伝達関数
          1. 6.4.1.1.1 内部リファレンス
          2. 6.4.1.1.2 外部リファレンス
          3. 6.4.1.1.3 基準電圧としての電源
      2. 6.4.2 電流出力モード
      3. 6.4.3 コンパレータ モード
        1. 6.4.3.1 プログラマブル ヒステリシス コンパレータ
        2. 6.4.3.2 プログラマブル ウィンドウ コンパレータ
      4. 6.4.4 フォールトダンプ モード
      5. 6.4.5 アプリケーション固有のモード
        1. 6.4.5.1 電圧マージン処理およびスケーリング
          1. 6.4.5.1.1 ハイインピーダンスおよび PROTECT 入力
          2. 6.4.5.1.2 プログラム可能なスルーレート コントロール
          3. 6.4.5.1.3 PMBus 互換モード
        2. 6.4.5.2 機能生成
          1. 6.4.5.2.1 三角波生成
          2. 6.4.5.2.2 ノコギリ波生成
          3. 6.4.5.2.3 正弦波形生成
      6. 6.4.6 デバイスのリセットと故障管理
        1. 6.4.6.1 パワーオン リセット (POR)
        2. 6.4.6.2 外部リセット
        3. 6.4.6.3 レジスタ マップ ロック
        4. 6.4.6.4 NVM 巡回冗長検査 (CRC)
          1. 6.4.6.4.1 NVM-CRC-FAIL-USER ビット
          2. 6.4.6.4.2 NVM-CRC-FAIL-INT ビット
      7. 6.4.7 パワーダウン モード
    5. 6.5 プログラミング
      1. 6.5.1 SPI プログラミングモード
      2. 6.5.2 I2C プログラミング モード
        1. 6.5.2.1 F/S モードのプロトコル
        2. 6.5.2.2 I2C 更新シーケンス
          1. 6.5.2.2.1 アドレス バイト
          2. 6.5.2.2.2 コマンド バイト
        3. 6.5.2.3 I2C 読み出しシーケンス
      3. 6.5.3 汎用入出力 (GPIO) モード
    6. 6.6 レジスタ マップ
      1. 6.6.1  NOP レジスタ (アドレス = 00h) [リセット = 0000h]
      2. 6.6.2  DAC-MARGIN-HIGH レジスタ (アドレス = 13h、01h) [リセット = 0000h]
      3. 6.6.3  DAC-MARGIN-LOW レジスタ (アドレス = 14h、02h) [リセット = 0000h]
      4. 6.6.4  DAC-X-VOUT-CMP-CONFIG レジスタ (アドレス = 15h、03h) [reset = 0000h]
      5. 6.6.5  DAC-X-IOUT-MISC-CONFIG レジスタ (アドレス = 16h、04h) [reset = 0000h]
      6. 6.6.6  DAC-X-CMP-MODE-CONFIG レジスタ (アドレス = 17h、05h) [reset = 0000h]
      7. 6.6.7  DAC-FUNC-CONFIG レジスタ (アドレス = 18h、06h) [reset = 0000h]
      8. 6.6.8  DAC-X-DATA レジスタ (アドレス = 1Ch、19h) [リセット = 0000h]
      9. 6.6.9  COMMON-CONFIG レジスタ (アドレス = 1Fh) [リセット = 0FFFh]
      10. 6.6.10 COMMON-TRIGGER レジスタ (アドレス = 20h) [リセット = 0000h]
      11. 6.6.11 COMMON-DAC-TRIG レジスタ (アドレス = 21h) [リセット = 0000h]
      12. 6.6.12 GENERAL-STATUS レジスタ (アドレス = 22h) [リセット = 00h、DEVICE-ID、VERSION-ID]
      13. 6.6.13 CMP-STATUS レジスタ (アドレス = 23h) [リセット = 0000h]
      14. 6.6.14 GPIO-CONFIG レジスタ (アドレス = 24h) [リセット = 0000h]
      15. 6.6.15 DEVICE-MODE-CONFIG レジスタ (アドレス = 25h) [リセット = 0000h]
      16. 6.6.16 INTERFACE-CONFIG レジスタ (アドレス = 26h) [リセット = 0000h]
      17. 6.6.17 SRAM-CONFIG レジスタ (アドレス = 2Bh) [リセット = 0000h]
      18. 6.6.18 SRAM-DATA レジスタ (アドレス = 2Ch) [リセット = 0000h]
      19. 6.6.19 BRDCAST-DATA レジスタ (アドレス = 50h) [リセット = 0000h]
      20. 6.6.20 PMBUS-PAGE レジスタ [リセット = 0300h]
      21. 6.6.21 PMBUS-OP-CMD-X レジスタ [リセット = 0000h]
      22. 6.6.22 PMBUS-CML レジスタ [リセット = 0000h]
      23. 6.6.23 PMBUS-VERSION レジスタ [リセット = 2200h]
  8. アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

詳細な設計手順

DAC63202W は、NVM メモリを使用して異なるプログラムがされていない限り、パワーアップ時にデフォルトで設定されるハイ インピーダンス パワーダウン モードを備えています。DAC 出力がハイインピーダンスの場合、R3 を流れる電流はゼロで、SMPS は公称出力電圧 3.3V に設定されます。DAC 電源投入時に同じ公称状態を維持するため、VFB (0.6V) と同じ出力でデバイスを起動します。この構成により、電源投入時にも R3 に電流が流れないようになります。R1 は (VOUT – VFB)/100µA = 27kΩ として計算します。

±10% のマージン high およびマージン low の条件を達成するには、DAC は R1 経由で追加の電流をシンクまたはソースする必要があります。式 9 を使用して DAC (IMARGIN) からの電流を 12µA として計算します。

式 9. IMARGIN=VOUT×1+MARGIN-VFBR1-INOMINAL

ここで、

  • IMARGIN は、DAC から供給またはシンクされるマージン電流です。
  • マージンは、パーセンテージのマージン値を 100 で割った値です。
  • INOMINAL は、R1 と R2 を流れる公称電流です。
  • VOUT はそれぞれの DAC チャネルの出力電圧です。
  • VFB は、パワーコンバータの SENSE ノードに印加されるリファレンス電圧です。
  • R1 は、パワーコンバータの出力ピンと SENSE ピンとの間の抵抗です。

R3 の値を計算するために、最初に DAC の出力範囲を決定し、リニア領域での安全な動作のためにゼロスケールとフルスケールに近いコードは避ける必要があります。20mV の DAC 出力は、最小出力として安全な考慮事項であり、最大出力は (1.8V–0.6V–20mV = 1.18V) です。DAC 出力が 20mV のとき、電源はマージン high になり、DAC 出力が 1.18V のとき、電源はマージン low になります。式 10 を使用して R3 の値を 48.3 kΩ として計算します。標準の抵抗値を選択し、DAC 出力を調整します。R3 = 47kΩ を選択すると、DAC マージン high コードは 1.164V、DAC マージン low コードは 36mV になります。

式 10. R3=VDAC-VFBIMARGIN

DAC63202W を電流出力モードに設定する場合、直列抵抗 R3 は不要です。DAC 出力を –25µA ~ +25µA の電流出力範囲に設定し、それに応じて DAC コードを設定し、±12µA のマージン電流を実現します。

DAC63202W にはスルーレート機能があり、マージン high、マージン low、および公称出力を定義されたスルーレートで切り替えるために使用されます。セクション 6.6.7 も参照してください。

注:

DAC63202W の DAC-X-MARGIN-HIGH レジスタ値は、電源出力のマージン low 値になります。同様に、DAC63202W の DAC-X-MARGIN-LOW レジスタ値は、電源出力のマージン high 値になります。

電源制御アプリケーションの使用を開始するための疑似コードは、以下のとおりです。

//SYNTAX: WRITE <REGISTER NAME (Hex code)>, <MSB DATA>, <LSB DATA>
//Write DAC code for nominal output (repeat for all DAC channels)
//For a 1.8-V output range, the 10-bit hex code for 0.6 V is 0x155. With 16-bit left alignment, this becomes 0x5540
WRITE DAC_0_DATA(0x1C), 0x55, 0x40
//Power-up voltage output on both the channels, enables internal reference 
WRITE COMMON-CONFIG(0x1F), 0x12, 0x01 
//Set channel 0 gain setting to 1.5x internal reference (1.8 V)
WRITE DAC-0-VOUT-CMP-CONFIG(0x15), 0x08, 0x00
//Set channel 1 gain setting to 1.5x internal reference (1.8 V)
WRITE DAC-1-VOUT-CMP-CONFIG(0x3), 0x08, 0x00 
//Configure GPI for Margin-High, Low trigger for all channels
WRITE GPIO-CONFIG(0x24), 0x01, 0x35 
//Set slew rate and code step (repeat for all channels)
//CODE_STEP: 2 LSB, SLEW_RATE: 60.72 µs/step
WRITE DAC-0-FUNC-CONFIG(0x18), 0x00, 0x17
//Write DAC margin high code (repeat for all channels) 
//For a 1.8-V output range, the 10-bit hex code for 1.164 V is 0x296. With 16-bit left alignment, this becomes 0xA540
WRITE DAC-0-MARGIN-HIGH(0x13), 0xA5, 0x40 
//Write DAC margin low code (repeat for all channels) 
//For a 1.8-V output range, the 10-bit hex code for 36 mV is 0x14. With 16-bit left alignment, this becomes 0x0500
WRITE DAC-0-MARGIN-LOW(0x14), 0x05, 0x00 
//Save settings to NVM 
WRITE COMMON-TRIGGER(0x20), 0x00, 0x02