JAJSQO0A June   2023  – July 2025 DAC539E4W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：スレッショルド DAC
    6. 5.6  電気的特性：コンパレータ
    7. 5.7  電気的特性：総則
    8. 5.8  タイミング要件：I2C スタンダードモード
    9. 5.9  タイミング要件：I2C 高速モード
    10. 5.10 タイミング要件：I2C 高速モードプラス
    11. 5.11 タイミング要件：SPI 書き込み動作
    12. 5.12 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 0)
    13. 5.13 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 1)
    14. 5.14 タイミング図
    15. 5.15 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 スマート D/A コンバータ (DAC) アーキテクチャ
      2. 6.3.2 スレッショルド DAC
        1. 6.3.2.1 基準電圧と DAC 伝達関数
          1. 6.3.2.1.1 基準電圧としての電源
          2. 6.3.2.1.2 内部リファレンス
          3. 6.3.2.1.3 外部リファレンス
      3. 6.3.3 参照テーブル (LUT)
      4. 6.3.4 プログラミング インターフェイス
      5. 6.3.5 不揮発性メモリ (NVM)
        1. 6.3.5.1 NVM 巡回冗長検査 (CRC)
          1. 6.3.5.1.1 NVM-CRC-FAIL-USER ビット
          2. 6.3.5.1.2 NVM-CRC-FAIL-INT ビット
      6. 6.3.6 パワーオン リセット (POR)
      7. 6.3.7 外部リセット
      8. 6.3.8 レジスタ マップ ロック
    4. 6.4 デバイスの機能モード
      1. 6.4.1 コンパレータ モード
        1. 6.4.1.1 プログラマブルヒステリシスコンパレータ
      2. 6.4.2 パワーダウン モード
    5. 6.5 プログラミング
      1. 6.5.1 SPI プログラミングモード
      2. 6.5.2 I2C プログラミング モード
        1. 6.5.2.1 F/S モードのプロトコル
        2. 6.5.2.2 I2C 更新シーケンス
          1. 6.5.2.2.1 アドレス バイト
          2. 6.5.2.2.2 コマンド バイト
        3. 6.5.2.3 I2C 読み出しシーケンス
    6. 6.6 レジスタマップ
      1. 6.6.1  NOP レジスタ (アドレス = 00h) [リセット = 0000h]
      2. 6.6.2  DAC-x-MARGIN-HIGH レジスタ (アドレス = 01h、07h、0Dh、13h) [リセット = 0000h]
      3. 6.6.3  DAC-x-MARGIN-LOW レジスタ (アドレス = 02h、08h、0Eh、14h) [リセット = 0000h]
      4. 6.6.4  DAC-x-VOUT-CMP-CONFIG レジスタ (アドレス = 03h、09h、0Fh、15h) [リセット = 0401h]
      5. 6.6.5  DAC-x-CMP-MODE-CONFIG レジスタ (アドレス = 05h、0Bh、11h、17h) [リセット = 0000h]
      6. 6.6.6  COMMON-CONFIG レジスタ (アドレス = 1Fh) [リセット = 1249h]
      7. 6.6.7  COMMON-TRIGGER レジスタ (アドレス = 20h) [リセット = 0000h]
      8. 6.6.8  COMMON-DAC-TRIG レジスタ (アドレス = 21h) [リセット = 0000h]
      9. 6.6.9  GENERAL-STATUS レジスタ (アドレス = 22h) [リセット = 00h、DEVICE-ID、VERSION-ID]
      10. 6.6.10 CMP-STATUS レジスタ (アドレス = 23h) [リセット = 0000h]
      11. 6.6.11 DEVICE-MODE-CONFIG レジスタ (アドレス = 25h) [リセット = 8040h]
      12. 6.6.12 INTERFACE-CONFIG レジスタ (アドレス = 26h) [リセット = 0000h]
      13. 6.6.13 STATE-MACHINE-CONFIG0 レジスタ (アドレス = 27h) [リセット = 0003h]
      14. 6.6.14 SRAM-CONFIG レジスタ (アドレス = 2Bh) [リセット = 0000h]
      15. 6.6.15 SRAM-DATA レジスタ (アドレス = 2Ch) [リセット = 0000h]
      16. 6.6.16 DAC-x-DATA レジスタ (SRAM アドレス = 21h、22h、23h、24h) [リセット = 8000h]
      17. 6.6.17 LUT-x-DATA レジスタ (SRAM アドレス = 25h ～ 34h) [リセット = (レジスタの説明を参照)]
      18. 6.6.18 LOOP-WAIT レジスタ (SRAM アドレス = 35h) [リセット = 0000h]
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントの更新通知を受け取る方法
    2. 8.2 サポート・リソース
    3. 8.3 商標
    4. 8.4 静電気放電に関する注意事項
    5. 8.5 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報
6.3.2.1.1 基準電圧としての電源

デフォルトでは、DAC539E4W は電源ピン (VDD) をリファレンスとして動作します。式 1 は電源ピンをリファレンスとして使用した場合のスレッショルド DAC の伝達関数を示します。出力段のゲインは常に 1 倍です。

式 1. V T H L D = D A C _ D A T A 2 N × V D D

ここで

  • N は DAC539E4W のビット単位の分解能で、10 ビットです。
  • DAC_DATA は DAC-x-DATA レジスタの DAC-x-DATA フィールドにロードされるバイナリコードの 10 進数と等しくなります。
  • DAC_DATA の範囲は　0 ～ 2N - 1 です。
  • VDD は DAC のリファレンス電圧として使用します。