JAJSQO0A June   2023  – July 2025 DAC539E4W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：スレッショルド DAC
    6. 5.6  電気的特性：コンパレータ
    7. 5.7  電気的特性：総則
    8. 5.8  タイミング要件：I2C スタンダードモード
    9. 5.9  タイミング要件：I2C 高速モード
    10. 5.10 タイミング要件：I2C 高速モードプラス
    11. 5.11 タイミング要件：SPI 書き込み動作
    12. 5.12 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 0)
    13. 5.13 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 1)
    14. 5.14 タイミング図
    15. 5.15 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 スマート D/A コンバータ (DAC) アーキテクチャ
      2. 6.3.2 スレッショルド DAC
        1. 6.3.2.1 基準電圧と DAC 伝達関数
          1. 6.3.2.1.1 基準電圧としての電源
          2. 6.3.2.1.2 内部リファレンス
          3. 6.3.2.1.3 外部リファレンス
      3. 6.3.3 参照テーブル (LUT)
      4. 6.3.4 プログラミング インターフェイス
      5. 6.3.5 不揮発性メモリ (NVM)
        1. 6.3.5.1 NVM 巡回冗長検査 (CRC)
          1. 6.3.5.1.1 NVM-CRC-FAIL-USER ビット
          2. 6.3.5.1.2 NVM-CRC-FAIL-INT ビット
      6. 6.3.6 パワーオン リセット (POR)
      7. 6.3.7 外部リセット
      8. 6.3.8 レジスタ マップ ロック
    4. 6.4 デバイスの機能モード
      1. 6.4.1 コンパレータ モード
        1. 6.4.1.1 プログラマブルヒステリシスコンパレータ
      2. 6.4.2 パワーダウン モード
    5. 6.5 プログラミング
      1. 6.5.1 SPI プログラミングモード
      2. 6.5.2 I2C プログラミング モード
        1. 6.5.2.1 F/S モードのプロトコル
        2. 6.5.2.2 I2C 更新シーケンス
          1. 6.5.2.2.1 アドレス バイト
          2. 6.5.2.2.2 コマンド バイト
        3. 6.5.2.3 I2C 読み出しシーケンス
    6. 6.6 レジスタマップ
      1. 6.6.1  NOP レジスタ (アドレス = 00h) [リセット = 0000h]
      2. 6.6.2  DAC-x-MARGIN-HIGH レジスタ (アドレス = 01h、07h、0Dh、13h) [リセット = 0000h]
      3. 6.6.3  DAC-x-MARGIN-LOW レジスタ (アドレス = 02h、08h、0Eh、14h) [リセット = 0000h]
      4. 6.6.4  DAC-x-VOUT-CMP-CONFIG レジスタ (アドレス = 03h、09h、0Fh、15h) [リセット = 0401h]
      5. 6.6.5  DAC-x-CMP-MODE-CONFIG レジスタ (アドレス = 05h、0Bh、11h、17h) [リセット = 0000h]
      6. 6.6.6  COMMON-CONFIG レジスタ (アドレス = 1Fh) [リセット = 1249h]
      7. 6.6.7  COMMON-TRIGGER レジスタ (アドレス = 20h) [リセット = 0000h]
      8. 6.6.8  COMMON-DAC-TRIG レジスタ (アドレス = 21h) [リセット = 0000h]
      9. 6.6.9  GENERAL-STATUS レジスタ (アドレス = 22h) [リセット = 00h、DEVICE-ID、VERSION-ID]
      10. 6.6.10 CMP-STATUS レジスタ (アドレス = 23h) [リセット = 0000h]
      11. 6.6.11 DEVICE-MODE-CONFIG レジスタ (アドレス = 25h) [リセット = 8040h]
      12. 6.6.12 INTERFACE-CONFIG レジスタ (アドレス = 26h) [リセット = 0000h]
      13. 6.6.13 STATE-MACHINE-CONFIG0 レジスタ (アドレス = 27h) [リセット = 0003h]
      14. 6.6.14 SRAM-CONFIG レジスタ (アドレス = 2Bh) [リセット = 0000h]
      15. 6.6.15 SRAM-DATA レジスタ (アドレス = 2Ch) [リセット = 0000h]
      16. 6.6.16 DAC-x-DATA レジスタ (SRAM アドレス = 21h、22h、23h、24h) [リセット = 8000h]
      17. 6.6.17 LUT-x-DATA レジスタ (SRAM アドレス = 25h ～ 34h) [リセット = (レジスタの説明を参照)]
      18. 6.6.18 LOOP-WAIT レジスタ (SRAM アドレス = 35h) [リセット = 0000h]
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントの更新通知を受け取る方法
    2. 8.2 サポート・リソース
    3. 8.3 商標
    4. 8.4 静電気放電に関する注意事項
    5. 8.5 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

6.6 レジスタマップ

表 6-14 レジスタ マップ
レジスタ 最上位データバイト (MSDB) 最下位データバイト (LSDB)
BIT15 BIT14 BIT13 BIT12 BIT11 BIT10 BIT9 BIT8 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0
NOP NOP
DAC-x-MARGIN-HIGH DAC-x-MARGIN-HIGH X
DAC-x-MARGIN-LOW DAC-x-MARGIN-LOW X
DAC-x-VOUT-CMP-CONFIG X VOUT-GAIN-x X CMP-x-OD-EN CMP-x-OUT-EN CMP-x-HIZ-IN-DIS CMP-x-INV-EN CMP-x-EN
DAC-x-CMP-MODE-CONFIG X CMP-x-MODE X
COMMON-CONFIG 予約済み DEV-LOCK 予約済み EN-INT-REF VOUT-PDN-3 予約済み VOUT-PDN-2 予約済み VOUT-PDN-1 予約済み VOUT-PDN-0 予約済み
COMMON-TRIGGER DEV-UNLOCK リセット 予約済み NVM-PROG NVM-RELOAD
COMMON-DAC-TRIG RST-CMP-FLAG-0 予約済み RST-CMP-FLAG-1 予約済み RST-CMP-FLAG-2 予約済み RST-CMP-FLAG-3 予約済み
GENERAL-STATUS NVM-CRC-FAIL-INT NVM-CRC-FAIL-USER X DAC-3-BUSY DAC-2-BUSY DAC-1-BUSY DAC-0-BUSY NVM-BUSY DEVICE-ID VERSION-ID
CMP-STATUS X CMP-FLAG-3 CMP-FLAG-2 CMP-FLAG-1 CMP-FLAG-0
DEVICE-MODE-CONFIG 予約済み DIS-MODE-IN 予約済み X
INTERFACE-CONFIG X TIMEOUT-EN X FSDO-EN X SDO-EN
STATE-MACHINE-CONFIG0 予約済み SM-ABORT SM-START SM-EN
SRAM-CONFIG X SRAM-ADDR
SRAM-DATA SRAM-DATA
DAC-x-DATA DAC-x-DATA X
LUT-x-DATA 予約済み LUT-x-DATA
LOOP-WAIT 予約済み LOOP-WAIT
注：陰影のあるセルは NVM に保存されているレジスタビットまたはフィールドを示します。
注：X = 未使用。
表 6-15 レジスタ名
I2C/SPI アドレス SRAM アドレス レジスタ名 セクション
00h — NOP セクション 6.6.1
01h — DAC-0-MARGIN-HIGH セクション 6.6.2
02h — DAC-0-MARGIN_LOW セクション 6.6.3
03h — DAC-0-VOUT-CMP-CONFIG セクション 6.6.4
05h — DAC-0-CMP-MODE-CONFIG セクション 6.6.5
07h — DAC-1-MARGIN-HIGH セクション 6.6.2
08h — DAC-1-MARGIN_LOW セクション 6.6.3
09h — DAC-1-VOUT-CMP-CONFIG セクション 6.6.4
0Bh — DAC-1-CMP-MODE-CONFIG セクション 6.6.5
0Dh — DAC-2-MARGIN-HIGH セクション 6.6.2
0Eh — DAC-2-MARGIN_LOW セクション 6.6.3
0Fh — DAC-2-VOUT-CMP-CONFIG セクション 6.6.4
11h — DAC-2-CMP-MODE-CONFIG セクション 6.6.5
13h — DAC-3-MARGIN-HIGH セクション 6.6.2
14h — DAC-3-MARGIN_LOW セクション 6.6.3
15h — DAC-3-VOUT-CMP-CONFIG セクション 6.6.4
17h — DAC-3-CMP-MODE-CONFIG セクション 6.6.5
1Fh — COMMON-CONFIG セクション 6.6.6
20h — COMMON-TRIGGER セクション 6.6.7
21h — COMMON-DAC-TRIG セクション 6.6.8
22h — GENERAL-STATUS セクション 6.6.9
23h — CMP-STATUS セクション 6.6.10
25h — DEVICE-MODE-CONFIG セクション 6.6.11
26h — INTERFACE-CONFIG セクション 6.6.12
27h — STATE-MACHINE-CONFIG0 セクション 6.6.13
2Bh — SRAM-CONFIG セクション 6.6.14
2Ch — SRAM-DATA セクション 6.6.15
— 0x21 DAC-0-DATA セクション 6.6.16
— 0x22 DAC-1-DATA セクション 6.6.16
— 0x23 DAC-2-DATA セクション 6.6.16
— 0x24 DAC-3-DATA セクション 6.6.16
— 0x25 LUT-0-DATA セクション 6.6.17
— 0x26 LUT-1-DATA セクション 6.6.17
— 0x27 LUT-2-DATA セクション 6.6.17
— 0x28 LUT-3-DATA セクション 6.6.17
— 0x29 LUT-4-DATA セクション 6.6.17
— 0x2A LUT-5-DATA セクション 6.6.17
— 0x2B LUT-6-DATA セクション 6.6.17
— 0x2C LUT-7-DATA セクション 6.6.17
— 0x2D LUT-8-DATA セクション 6.6.17
— 0x2E LUT-9-DATA セクション 6.6.17
— 0x2F LUT-10-DATA セクション 6.6.17
— 0x30 LUT-11-DATA セクション 6.6.17
— 0x31 LUT-12-DATA セクション 6.6.17
— 0x32 LUT-13-DATA セクション 6.6.17
— 0x33 LUT-14-DATA セクション 6.6.17
— 0x34 LUT-15-DATA セクション 6.6.17
— 0x35 LOOP-WAIT セクション 6.6.18