JAJSVQ9A September   2024  – March 2025 DRV81620-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 SPI のタイミング要件
    7. 6.7 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 コントロールピン
        1. 7.3.1.1 入力ピン：
        2. 7.3.1.2 nSLEEP ピン
      2. 7.3.2 電源
        1. 7.3.2.1 動作モード
          1. 7.3.2.1.1 パワーアップ
          2. 7.3.2.1.2 スリープ モード
          3. 7.3.2.1.3 アイドル モード
          4. 7.3.2.1.4 アクティブ モード
          5. 7.3.2.1.5 リンプホームモード
        2. 7.3.2.2 リセット条件
      3. 7.3.3 電力段
        1. 7.3.3.1 スイッチング抵抗性負荷
        2. 7.3.3.2 誘導性出力クランプ
        3. 7.3.3.3 最大負荷インダクタンス
        4. 7.3.3.4 逆電流動作
        5. 7.3.3.5 並列でのチャネル スイッチング
        6. 7.3.3.6 電球突入モード (BIM)
        7. 7.3.3.7 PWM ジェネレータを内蔵
      4. 7.3.4 保護および診断機能
        1. 7.3.4.1 VM の低電圧
        2. 7.3.4.2 過電流保護
        3. 7.3.4.3 過熱保護機能
        4. 7.3.4.4 過熱警告
        5. 7.3.4.5 リンプ ホーム モードでの過熱および過電流保護
        6. 7.3.4.6 逆極性保護
        7. 7.3.4.7 過電圧保護
        8. 7.3.4.8 出力ステータス モニタ
        9. 7.3.4.9 オン状態での開放負荷検出
          1. 7.3.4.9.1 オン時の開放負荷 - 直接チャネル診断
          2. 7.3.4.9.2 オン時の開放負荷 - 診断ループ
          3. 7.3.4.9.3 OLON ビット
      5. 7.3.5 SPI 通信
        1. 7.3.5.1 SPI 信号の説明
          1. 7.3.5.1.1 チップ セレクト (nSCS)
            1. 7.3.5.1.1.1 ロジック High からロジック Low への遷移
            2. 7.3.5.1.1.2 ロジック Low からロジック High への遷移
          2. 7.3.5.1.2 シリアル クロック (SCLK)
          3. 7.3.5.1.3 シリアル入力 (SDI)
          4. 7.3.5.1.4 シリアル出力 (SDO)
        2. 7.3.5.2 デイジー チェーン機能
        3. 7.3.5.3 SPI プロトコル
        4. 7.3.5.4 SPI レジスタ
          1. 7.3.5.4.1  標準診断レジスタ
          2. 7.3.5.4.2  出力制御レジスタ
          3. 7.3.5.4.3  電球突入モード レジスタ
          4. 7.3.5.4.4  入力 0 マッピング レジスタ
          5. 7.3.5.4.5  入力 1 マッピング レジスタ
          6. 7.3.5.4.6  入力ステータス モニタ レジスタ
          7. 7.3.5.4.7  開放負荷電流制御レジスタ
          8. 7.3.5.4.8  出力ステータス モニタ レジスタ
          9. 7.3.5.4.9  オン時のオープン負荷レジスタ
          10. 7.3.5.4.10 EN_OLON レジスタ
          11. 7.3.5.4.11 構成レジスタ
          12. 7.3.5.4.12 出力クリア ラッチ レジスタ
          13. 7.3.5.4.13 FPWM レジスタ
          14. 7.3.5.4.14 PWM0 構成レジスタ
          15. 7.3.5.4.15 PWM1 構成レジスタ
          16. 7.3.5.4.16 PWM_OUT レジスタ
          17. 7.3.5.4.17 MAP_PWM レジスタ
          18. 7.3.5.4.18 構成 2 レジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 推奨外付け部品
      2. 8.1.2 アプリケーションのプロット
    2. 8.2 代表的なアプリケーション
    3. 8.3 レイアウト
      1. 8.3.1 レイアウトのガイドライン
      2. 8.3.2 パッケージ フットプリントの互換性
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

5 ピン構成および機能

DRV81620-Q1 24 ピン HTSSOP (PWP) 上面図図 5-1 24 ピン HTSSOP (PWP) 上面図
表 5-1 ピンの機能
ピンタイプ説明
名称番号
VM20P

出力段と保護回路のアナログ電源電圧

VDD

24

P

SPI デジタル電源電圧

GND

5

G

グランド ピン

nSCS1I

シリアル チップ選択。このピンを Low にするとシリアル インターフェイス通信が有効になります。VDD に統合プルアップ。

SCLK2I

シリアル クロック入力。シリアル データは、このピンの対応する立ち上がりおよび立ち下がりエッジでシフト アウトおよびキャプチャされます。GND に統合プルダウン。

SDI

3

I

シリアル データ入力。データは、SCLK の立ち下がりエッジでキャプチャされます。GND に統合プルダウン。

SDO

4

O

シリアル データ出力。データは、SCLK の立ち上がりエッジでシフト アウトされます。

nSLEEP

21

I

ロジック High にすると、アイドルモードがアクティブになります。GND に統合プルダウン。

IN0

23

I

デフォルトでチャネル 2 に接続し、リンプホームモードで使用しています。GND に統合プルダウン。

IN1

22

I

デフォルトでチャネル 3 に接続し、リンプホームモードで使用しています。GND に統合プルダウン

OUT0_HS

6

O

ハイサイド FET のソース (チャネル 0)

OUT2_D

7

O

自動構成可能 FET のドレイン (チャネル 2)

OUT2_S

8

O

自動構成可能 FET のソース (チャネル 2)
OUT4_D9O自動構成可能な FET のドレイン (チャネル 4)

OUT4_S

10O自動構成可能 FET のソース (チャネル 4)
OUT6_S11O自動構成可能 FET のソース (チャネル 6)
OUT6_D12O自動構成可能な FET のドレイン (チャネル 6)
OUT7_D13O自動構成可能な FET のドレイン (チャネル 7)

OUT7_S

14O自動構成可能 FET のソース (チャネル 7)

OUT5_S

15O自動構成可能 FET のソース (チャネル 5)
OUT5_D16O自動構成可能な FET のドレイン (チャネル 5)

OUT3_S

17

O

自動構成可能 FET (チャネル 3)

OUT3_D

18

O

自動構成可能な FET のドレイン (チャネル 3)

OUT1_HS

19

O

ハイサイド FET のソース (チャネル 1)

PAD

-

-

露出パッド。冷却および EMC のため、露出したパッドを PCB グランドに接続します。

I = 入力、O = 出力、I/O = 入力または出力、G = グランド、P = 電源。