JAJSVZ1 December   2024

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 Device Comparison
    1. 5.1 Related Products
  7. 6 Terminal Configurations and Functions
    1. 6.1 Pin Diagrams
    2. 6.2 Signal Descriptions
      1.      11
      2.      12
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    3.     28
  8. 7 Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  ESD Ratings
    3. 7.3  Power-On Hours (POH)
    4. 7.4  Recommended Operating Conditions
    5. 7.5  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 7.5.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 7.5.2 Hardware Requirements
      3. 7.5.3 Impact to Your Hardware Warranty
    6. 7.6  Power Supply Specifications
      1. 7.6.1 3.3V I/O Topology
      2. 7.6.2 1.8V I/O Topology
      3. 7.6.3 System Topologies
        1. 7.6.3.1 I/O Topologies
      4. 7.6.4 RF Supply Decoupling Capacitor and Layout Conditions
        1. 7.6.4.1 1.2V RF Supply Rail
          1. 7.6.4.1.1 1.2V RF Rail
        2. 7.6.4.2 1.0V RF LDO
          1. 7.6.4.2.1 1.0V RF LDO
      5. 7.6.5 Noise and Ripple Specifications
    7. 7.7  Power Save Modes
      1. 7.7.1 Typical Power Consumption Numbers
    8. 7.8  Peak Current Requirement per Voltage Rail
    9. 7.9  RF Specification
    10. 7.10 Supported DFE Features
    11. 7.11 CPU Specifications
    12. 7.12 Thermal Resistance Characteristics
    13. 7.13 Timing and Switching Characteristics
      1. 7.13.1  Power Supply Sequencing and Reset Timing
      2. 7.13.2  Synchronized Frame Triggering
      3. 7.13.3  Input Clocks and Oscillators
        1. 7.13.3.1 Clock Specifications
      4. 7.13.4  MultiChannel buffered / Standard Serial Peripheral Interface (McSPI)
        1. 7.13.4.1 McSPI Features
        2. 7.13.4.2 SPI Timing Conditions
        3. 7.13.4.3 SPI—Controller Mode
          1. 7.13.4.3.1 Timing and Switching Requirements for SPI - Controller Mode
          2. 7.13.4.3.2 Timing and Switching Characteristics for SPI Output Timings—Controller Mode
        4. 7.13.4.4 SPI—Peripheral Mode
          1. 7.13.4.4.1 Timing and Switching Requirements for SPI - Peripheral Mode
          2. 7.13.4.4.2 Timing and Switching Characteristics for SPI Output Timings—Secondary Mode
      5. 7.13.5  LVDS Instrumentation and Measurement Peripheral
        1. 7.13.5.1 LVDS Interface Configuration
        2. 7.13.5.2 LVDS Interface Timings
      6. 7.13.6  LIN
      7. 7.13.7  General-Purpose Input/Output
        1. 7.13.7.1 Switching Characteristics for Output Timing versus Load Capacitance (CL)
      8. 7.13.8  Controller Area Network - Flexible Data-rate (CAN-FD)
        1. 7.13.8.1 Dynamic Characteristics for the CANx TX and RX Pins
      9. 7.13.9  Serial Communication Interface (SCI)
        1. 7.13.9.1 SCI Timing Requirements
      10. 7.13.10 Inter-Integrated Circuit Interface (I2C)
        1. 7.13.10.1 I2C Timing Requirements
      11. 7.13.11 Quad Serial Peripheral Interface (QSPI)
        1. 7.13.11.1 QSPI Timing Conditions
        2. 7.13.11.2 Timing Requirements for QSPI Input (Read) Timings
        3. 7.13.11.3 QSPI Switching Characteristics
      12. 7.13.12 JTAG Interface
        1. 7.13.12.1 JTAG Timing Conditions
        2. 7.13.12.2 Timing Requirements for IEEE 1149.1 JTAG
        3. 7.13.12.3 Switching Characteristics Over Recommended Operating Conditions for IEEE 1149.1 JTAG
  9. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 機能ブロック図
    3. 8.3 Subsystems
      1. 8.3.1  RF and Analog Subsystem
      2. 8.3.2  Clock Subsystem
      3. 8.3.3  Transmit Subsystem
      4. 8.3.4  Receive Subsystem
      5. 8.3.5  Processor Subsystem
      6. 8.3.6  Automotive Interface
      7. 8.3.7  Host Interface
      8. 8.3.8  Application Subsystem Cortex-R5F
      9. 8.3.9  DSP Subsystem
      10. 8.3.10 Hardware Accelerator (HWA1.2) Features
        1. 8.3.10.1 Hardware Accelerator Feature Differences Between HWA1.1 in xWRx843, HWA1.2 in xWRLx432 and HWA1.2 in xWRL684x
    4. 8.4 Other Subsystems
      1. 8.4.1 Security – Hardware Security Module
      2. 8.4.2 GPADC Channels (Service) for User Application
      3. 8.4.3 GPADC Parameters
    5. 8.5 Memory Partitioning Options
    6. 8.6 Boot Modes
  10. 9 Monitoring and Diagnostics
  11. 10Applications, Implementation, and Layout
    1. 10.1 Application Information
    2. 10.2 Reference Schematic
  12. 11Device and Documentation Support
    1. 11.1 Device Nomenclature
    2. 11.2 Tools and Software
    3. 11.3 Documentation Support
    4. 11.4 Support Resources
    5. 11.5 Trademarks
    6. 11.6 Electrostatic Discharge Caution
    7. 11.7 Glossary
  13. 12Revision History
  14. 13Mechanical, Packaging, and Orderable Information

1 特長

  • FMCW トランシーバ
    • PLL、トランスミッタ、レシーバ、ベースバンド、ADC を内蔵
    • 57～64GHz 帯域で、連続帯域幅 7GHz
    • 4 個の受信チャネルと 3～4 個の送信チャネル (AWRL6843 は 3 チャネル、AWRL6844 は 4 チャネル)
    • Tx あたり 13dBm の出力電力 (標準値)
    • 12.5dB のノイズ指数 (標準値)
    • 1MHz で -89dBc/Hz の位相ノイズ (標準値)
    • FMCW の動作
    • 10MHz IF 帯域幅、実数のみの Rx チャネル
    • フラクショナル N PLL を使用した超高精度のチャープ エンジン
    • トランスミッタごとのバイナリ位相シフタ
  • 処理部品
    • 双精度 FPU (200MHz) を搭載した Arm®R5F® コア
    • FFT、対数振幅、CFAR 動作 (200MHz) 用ハードウェア アクセラレータ (HWA 1.2)
    • 後処理レーダー データ用の C66x DSP (450MHz)
  • 複数の低消費電力モードをサポート
    • アイドル モードとディープ スリープ モード
  • パワー マネージメント
    • 1.8V および 3.3V IO のサポート
    • 内蔵 LDO ネットワークにより PSRR の向上を実現
    • 1.8V IO モード用の 2 つの電源レール、3.3V IO モード用の 3 つの電源レール
  • 17 x 17 BGA グリッド、207 BGA ボールの FCCSP パッケージ、パッケージ サイズ：9.1mm × 9.1mm
  • 較正および自己テストを内蔵
    • 内蔵ファームウェア (ROM)
    • 自己完結型のオンチップ較正システム
  • ホスト インターフェイス
    • 3xUART
    • 2xCAN-FD
    • 2×SPI
  • 未加工 ADC サンプル キャプチャのデータ転送用 LVDS
  • ユーザー アプリケーションで利用可能なその他のインターフェイス
    • QSPI
    • I2C
    • JTAG
    • GPIO
    • PWM インターフェイス
    • GPADC
  • デバイスのセキュリティ
    • プログラム可能な組み込みハードウェア セキュリティ モジュール (HSM)
    • セキュア認証および暗号化ブートのサポート
    • 顧客がプログラム可能なルート キー、対称キー (256 ビット)、非対称キー (RSA-4K または ECC-512 まで)、キー失効機能付き
    • 暗号化ハードウェア アクセラレータ：ECC/RSA 付きの PKA、AES (最大 256 ビット)、SHA (最大 512 ビット)、TRNG/DRBG、および SM2、SM3、SM4 (中国語暗号化アルゴリズム)

    • ISO21434 サイバー セキュリティ認定予定

  • 内部メモリ

    • オンチップ RAM - 2.5MBytes (AWRL6843 は 2MB)

    • R5F TCMA RAM - 512KB
    • R5F TCMB RAM - 256KB
    • DSS L2 RAM - 384KB
    • DSS L3 RAM - 512KB (AWRL6844でのみ使用可能)
    • DSS L3 共有 RAM - 896KB (TCMと共有可能)
  • 機能安全準拠予定
    • 機能安全アプリケーション向けに開発
    • ASIL B までを対象とするハードウェア インテグリティ
    • ISO26262 機能安全認証予定
  • AEC Q-100 予定
  • クロック ソース
    • プライマリ クロック用の 40.0MHz 水晶振動子
    • 40.0MHz の外部駆動クロック (方形波 / 正弦波) をサポート
    • 低消費電力動作用 32kHz 内部発振器
  • 動作時の温度状態対応
    • 接合部温度範囲：-40℃ ～ 140℃