JAJSW61A February   2025  – September 2025 DRV8163-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
    1. 5.1 HW バリアント
    2. 5.2 SPI バリアント
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 電気的特性
    5. 6.5 タイミング要件
    6. 6.6 タイミング図
    7. 6.7 熱に関する情報
      1. 6.7.1 過渡熱インピーダンスと電流能力
    8. 6.8 スイッチング波形
      1. 6.8.1 出力スイッチング遷移
        1. 6.8.1.1 ハイサイド還流
        2. 6.8.1.2 ローサイド還流
      2. 6.8.2 ウェークアップ遷移
        1. 6.8.2.1 HW バリアント
        2. 6.8.2.2 SPI バリアント
      3. 6.8.3 フォルト応答の遷移
        1. 6.8.3.1 再試行設定
        2. 6.8.3.2 ラッチ設定
    9. 6.9 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
        1. 7.3.1.1 HW バリアント
        2. 7.3.1.2 SPI バリアント
      2. 7.3.2 ブリッジ制御
        1. 7.3.2.1 レジスタ - ピン制御 - SPI バリアントのみ
      3. 7.3.3 デバイス設定
        1. 7.3.3.1 スルーレート (SR)
        2. 7.3.3.2 IPROPI
        3. 7.3.3.3 ITRIP レギュレーション
        4. 7.3.3.4 DIAG
          1. 7.3.3.4.1 HW バリアント
          2. 7.3.3.4.2 SPI バリアント
      4. 7.3.4 保護および診断機能
        1. 7.3.4.1 過電流保護 (OCP)
        2. 7.3.4.2 過熱警告 (OTW) - SPI バリアントのみ
        3. 7.3.4.3 過熱保護 (TSD)
        4. 7.3.4.4 オフ状態診断 (OLP)
        5. 7.3.4.5 オン状態診断 (OLA) - SPI バリアントのみ
        6. 7.3.4.6 VM 過電圧監視- SPI バリアントのみ
        7. 7.3.4.7 VM 低電圧監視
        8. 7.3.4.8 パワー オン リセット (POR)
        9. 7.3.4.9 イベントの優先順位
      5. 7.3.5 デバイスの機能モード
        1. 7.3.5.1 SLEEP 状態
        2. 7.3.5.2 スタンバイ状態
        3. 7.3.5.3 スタンバイ状態へのウェークアップ
        4. 7.3.5.4 アクティブ状態
        5. 7.3.5.5 nSLEEP リセット パルス (HW バリアント、ラッチ設定のみ)
      6. 7.3.6 プログラミング - SPI バリアントのみ
        1. 7.3.6.1 シリアル・ペリフェラル・インターフェイス (SPI)
        2. 7.3.6.2 標準フレーム
        3. 7.3.6.3 複数ペリフェラルに対するSPI
          1. 7.3.6.3.1 複数のペリフェラルに対するデイジー チェーン フレーム
      7. 7.3.7 レジスタ マップ - SPI バリアントのみ
        1. 7.3.7.1 ユーザー レジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 負荷の概要
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 HW バリアント
      2. 8.2.2 SPI バリアント
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 バルク容量の決定
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.3.2 ブリッジ制御

DRV8163-Q1 は、DRVOFF および IN の 2 つのピンを使って簡単に出力を制御できます。

入力は、静的電圧信号 (100% 駆動モード) またはパルス幅変調 (PWM) 電圧信号 (PWM 駆動モード) を受け入れます。VM を印加する前に、デバイスの入力ピンに電力を供給しても問題ありません。入力がない場合に出力がハイ インピーダンスになるように、デフォルトで nSLEEP ピンおよび DRVOFF ピンには、それぞれ内部プルダウン抵抗およびプルアップ抵抗が接続されています。IN ピンにも、内部プルダウン抵抗が接続されています。

このデバイスは、ハーフブリッジ切り替え時のハイサイド FET とローサイド FET の遷移中に必要となる希望のデッドタイムを自動的に生成します。このタイミングは、内部での FET ゲート - ソース間電圧フィードバックに基づきます。外部タイミングは必要ありません。この方式により、最小デッドタイムが提供されるとともに、シュートスルー電流がないことも保証されます。
注:
  1. SPI バリアントでは、 SPI_IN レジスタ ビットを使用して追加の制御を行うこともできます。「レジスタ - ピン制御」を参照してください。

次の表に、ブリッジ制御のロジック表を示します。負荷の説明図については、セクション 8.1.1 を参照してください。

表 7-3 制御表
nSLEEP DRVOFF IN OUT デバイスの状態
0 X X ハイ インピーダンス SLEEP
1 1 0 ハイ インピーダンス STANDBY
1 1 1 参照表 STANDBY
1 0 0 L アクティブ
1 0 1 H(1) アクティブ
(1) デバイスから流出する電流（VM→OUTx→負荷）2 つのハーフブリッジは、フルブリッジとして動作するように構成されます。
(1) 内部 ITRIP レギュレーションがイネーブルのとき、ITRIP レベルに達すると、OUTx は固定時間強制的に「L」になります