JAJSWB2A March   2025  – December 2025 DRV8001-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格 (車載機器)
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報 (RHA パッケージ)
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 外付け部品
    4. 7.4 機能説明
      1. 7.4.1 ヒータ MOSFET ドライバ
        1. 7.4.1.1 ヒータ MOSFET ドライバ制御
        2. 7.4.1.2 ヒータ MOSFET ドライバの保護
          1. 7.4.1.2.1 ヒータ SH_HS 内部ダイオード
          2. 7.4.1.2.2 ヒータ MOSFET VDS 過電流保護 (HEAT_VDS)
          3. 7.4.1.2.3 ヒータ MOSFET 開放負荷検出
      2. 7.4.2 ハイサイド ドライバ
        1. 7.4.2.1 ハイサイド ドライバ制御
          1. 7.4.2.1.1 ハイサイド ドライバ PWM ジェネレータ
          2. 7.4.2.1.2 定電流モード
          3. 7.4.2.1.3 OUTx HS ITRIP 動作
          4. 7.4.2.1.4 ハイサイド － パラレル出力
        2. 7.4.2.2 ハイサイド ドライバ保護回路
          1. 7.4.2.2.1 ハイサイド ドライバの内部ダイオード
          2. 7.4.2.2.2 ハイサイド ドライバの短絡保護回路
          3. 7.4.2.2.3 ハイサイド ドライバの過電流保護
          4. 7.4.2.2.4 ハイサイド ドライバの開放負荷検出
      3. 7.4.3 エレクトロクロミック ガラス ドライバ
        1. 7.4.3.1 エレクトロクロミック ドライバ制御
        2. 7.4.3.2 エレクトロクロミック ドライバ保護
      4. 7.4.4 ハーフ ブリッジ ドライバ
        1. 7.4.4.1 ハーフブリッジ制御
        2. 7.4.4.2 OUT1 および OUT2 ハイサイド ドライバ モード
        3. 7.4.4.3 ハーフ ブリッジ レジスタ コントロール
        4. 7.4.4.4 ハーフ ブリッジ ITRIP レギュレーション
        5. 7.4.4.5 ハーフブリッジの保護と診断
          1. 7.4.4.5.1 ハーフブリッジ オフ状態診断（OLP）
          2. 7.4.4.5.2 ハーフ ブリッジ開放負荷検出
          3. 7.4.4.5.3 ハーフ ブリッジ過電流保護
      5. 7.4.5 センス出力（IPROPI）
      6. 7.4.6 保護回路
        1. 7.4.6.1 フォルト リセット (CLR_FLT)
        2. 7.4.6.2 DVDD ロジック電源パワーオン リセット (DVDD_POR)
        3. 7.4.6.3 PVDD 電源低電圧監視 (PVDD_UV)
        4. 7.4.6.4 PVDD 電源過電圧監視 (PVDD_OV)
        5. 7.4.6.5 VCP チャージ ポンプ低電圧誤動作防止 (VCP_UV)
        6. 7.4.6.6 サーマル クラスタ
        7. 7.4.6.7 ウォッチドッグ タイマ
        8. 7.4.6.8 障害検出と応答の概略表
    5. 7.5 プログラミング
      1. 7.5.1 シリアル・ペリフェラル・インターフェイス (SPI)
      2. 7.5.2 SPI フォーマット
      3. 7.5.3 タイミング図
  9. 8  DRV8001-Q1 レジスタ マップ
    1. 8.1 DRV8000-Q1_STATUS レジスタ
    2. 8.2 DRV8000-Q1_CNFG レジスタ
    3. 8.3 DRV8000-Q1_CTRL レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
    3. 9.3 初期設定
    4. 9.4 電源に関する推奨事項
      1. 9.4.1 バルク容量の決定
    5. 9.5 レイアウト
      1. 9.5.1 レイアウトのガイドライン
      2. 9.5.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11メカニカル、パッケージ、および注文情報
7.4.2.2.3 ハイサイド ドライバの過電流保護

過電流保護機能は、ITRIP レギュレーションが無効の場合に利用できます。すべてのドライバ (OUT7-OUT12) の出力電流が監視され、ブランク時間の後にグリッチ除去時間の経過後に電流が過電流スレッショルドを超えると、出力が無効になります。

OUT7 の ITRIP を無効にするには、HS_REG_CNFG1 レジスタ内で OUT7_ITRIP_EN = 0b に設定します。同様に、OUT8 〜 12 の 無効にするには、HS_REG_CNFG3 レジスタ内で HS_OUTx_ITRIP_EN = 0b に設定します。過電流スレッショルド (high または low) は、HS_OC_CNFG レジスタの OUT7 の OUT7_RDSON_MODE ビットを、OUT8 ～ 12 ビットに対して OUTx_OC_TH ビットを設定することで構成されます。

過電流保護のブランク時間は、すべてのハイサイド ドライバ出力の 40μs です。OUTx がイネーブルになると、ブランク時間が開始します。OUT7 には専用のグリッチ除去時間設定があり、 HS_REG_CNFG1 レジスタの OUT7_ITRIP_DG ビットで構成可能です。OUT8～12 のグリッチ除去時間の設定は共有され、 HS_REG_CNFG3 レジスタ内の HS_OUT_ITRIP_DG ビットで構成できます。VPVDD < 20V の場合、すべてのグリッチ除去オプション (24、32、40、48μs) が使用可能です。VPVDD > 20V の場合、グリッチ除去時間は自動的に 10μs に短縮されます。過電流検出が検出されると、OUT7 ドライバの EC_HEAT_ITRIP_STAT レジスタの OUT7_ITRIP_STAT ビット、または OUT8-12 ドライバの HS_ITRIP_STAT レジスタの OUTx_ITRIP_STAT ビットがラッチされ、対応する出力が遮断されます。この故障ビットは、CLR_FLTビットがセットされるまでセットされたままです。