JAJSX77A September   2025  – September 2025 TPS61382-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 I2C のタイミング特性
    7. 5.7 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 VCC 電源と UVLO ロジック
      2. 6.3.2 イネーブルまたはシャットダウン
      3. 6.3.3 STATUS ピン
        1. 6.3.3.1 ステータス インジケータ IO (STATUS ピン)
        2. 6.3.3.2 外部 PMOS ドライバとしての構成
      4. 6.3.4 サーマル シャットダウン
    4. 6.4 デバイスの機能モード
      1. 6.4.1 チャージャ モードの説明
        1. 6.4.1.1 チャージャのイネーブル
        2. 6.4.1.2 LDO チャージャおよび降圧チャージャの説明
          1. 6.4.1.2.1 降圧チャージャ
          2. 6.4.1.2.2 LDO チャージャ
        3. 6.4.1.3 NiMH バッテリ充電プロファイル
        4. 6.4.1.4 リチウム バッテリ充電プロファイル
        5. 6.4.1.5 スーパー キャパシタの充電プロファイル
        6. 6.4.1.6 バッテリ低温、高温条件 (TS ピン)
        7. 6.4.1.7 チャージャの保護機能と故障状態の表示機能
      2. 6.4.2 昇圧モードの説明
        1. 6.4.2.1 イネーブルおよびスタートアップ
          1. 6.4.2.1.1 昇圧モードへの自動遷移
          2. 6.4.2.1.2 昇圧モードへの手動遷移
        2. 6.4.2.2 ダウン モード
        3. 6.4.2.3 グランドへの出力短絡保護
        4. 6.4.2.4 昇圧制御ループ
        5. 6.4.2.5 電流制限動作
        6. 6.4.2.6 軽負荷時の機能モード
          1. 6.4.2.6.1 自動 PFM モード
          2. 6.4.2.6.2 強制 PWM モード
        7. 6.4.2.7 デューティ サイクルの制約
        8. 6.4.2.8 BUB 電圧ループ
        9. 6.4.2.9 スペクトラム拡散
      3. 6.4.3 バッテリの健全性状態 (SOH) 検出モードの説明
        1. 6.4.3.1 SOH モード動作
        2. 6.4.3.2 AVI ピンでの複数信号出力
        3. 6.4.3.3 バックアップ バッテリのインピーダンスの計算
    5. 6.5 I2C シリアル インターフェイス
      1. 6.5.1 データの有効性
      2. 6.5.2 開始条件と停止条件
      3. 6.5.3 バイト フォーマット
      4. 6.5.4 アクノリッジ (ACK) とアクノリッジなし (NACK)
      5. 6.5.5 ターゲット アドレスおよびデータ方向ビット
      6. 6.5.6 単一読み取りおよび書き込み
      7. 6.5.7 複数読み取りおよび複数書き込み
  8. 7 レジスタ マップ
    1. 7.1  レジスタ 00H：CHIP_ID
    2. 7.2  レジスタ 01H：BOOST_SET1
    3. 7.3  レジスタ 02H：BOOST_SET2
    4. 7.4  レジスタ 03H：BOOST_SET3
    5. 7.5  レジスタ 04H：CHGR_SET1
    6. 7.6  レジスタ 05H：CHGR_SET2
    7. 7.7  レジスタ 06H：CHGR_SET3
    8. 7.8  レジスタ 07H：CHGR_SET4
    9. 7.9  レジスタ 08H：CHGR_STATUS
    10. 7.10 レジスタ 09H：SOH_SET1
    11. 7.11 レジスタ 0AH：SOH_SET2
    12. 7.12 レジスタ 0BH：CONTROL_STATUS
    13. 7.13 レジスタ 0CH：FAULT_CONDITION
    14. 7.14 レジスタ 0DH：STATUS_PIN_SET
    15. 7.15 レジスタ 0EH：SW_RST
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 外部 MOSFET の選択
        2. 8.2.2.2 インダクタの選択
        3. 8.2.2.3 バックアップ バッテリ側のコンデンサ
        4. 8.2.2.4 出力コンデンサの選択
        5. 8.2.2.5 ループ安定性と補償設計
          1. 8.2.2.5.1 小信号解析
          2. 8.2.2.5.2 ループ補償設計
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

8.4.2 レイアウト例

GND 接続に関する以前の分析に従います。AGND と PGND の間のネットタイは、ローサイド MOSFET のソースと VCC コンデンサの AGND パッドとの間に接続します。ドライバの電流の帰路は、PGND 銅箔から切り出され、ゲート パターンを差動ペアとして、並列に別々に配線します。その結果、相互インダクタンスによって寄生インダクタンスが排除されます。また、VCC コンデンサは、できるだけ IC に近付けて配置します。

TPS61382-Q1 GND 接続のレイアウト例図 8-27 GND 接続のレイアウト例
TPS61382-Q1 TPS61382Q1 標準レイアウトの上層図 8-28 TPS61382Q1 標準レイアウトの上層
TPS61382-Q1 TPS61382Q1 標準レイアウトの下層図 8-29 TPS61382Q1 標準レイアウトの下層