JAJSXF5A June   2025  – October 2025 DLPC6422

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  推奨動作条件
    3. 5.3  熱に関する情報
    4. 5.4  電気的特性
    5. 5.5  ESD 定格
    6. 5.6  システム振動子のタイミング要件
    7. 5.7  テストおよびリセットのタイミング要件
    8. 5.8  JTAG インターフェイス：I/O バウンダリスキャンアプリケーションのタイミング要件
    9. 5.9  ポート 1 入力ピクセルのタイミング要件
    10. 5.10 ポート 3 入力ピクセルインターフェイス (GPIO 経由) のタイミング要件
    11. 5.11 DMD LVDS インターフェイスのタイミング要件
    12. 5.12 同期シリアル ポート (SSP) インターフェイスのタイミング要件
    13. 5.13 プログラム可能出力クロックのスイッチング特性
    14. 5.14 同期式シリアルインターフェイス (SSP) のスイッチング特性
    15. 5.15 JTAG インターフェイス：I/O バウンダリスキャンアプリケーションのスイッチング特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 システムリセット操作
        1. 6.3.1.1 電源・ アップ リセット動作
        2. 6.3.1.2 システムリセット操作
      2. 6.3.2 スペクトラム拡散クロックジェネレータのサポート
      3. 6.3.3 GPIO インターフェイス
      4. 6.3.4 ソース入力ブランキング
      5. 6.3.5 ビデオグラフィックス処理遅延
      6. 6.3.6 プログラム メモリ フラッシュ/SRAM インターフェイス
      7. 6.3.7 キャリブレーションとデバッグのサポート
      8. 6.3.8 ボードレベルのテストサポート
    4. 6.4 デバイスの機能モード
      1. 6.4.1 スタンバイ モード
      2. 6.4.2 アクティブ モード
        1. 6.4.2.1 通常設定
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
        1. 7.2.1.1 推奨される MOSC 水晶振動子の設定
      2. 7.2.2 詳細な設計手順
    3. 7.3 電源要件および推奨事項
      1. 7.3.1 システム電源の規制
      2. 7.3.2 システムパワーアップ シーケンス
      3. 7.3.3 電源投入検出 (POSENSE) サポート
      4. 7.3.4 システム環境とデフォルト
        1. 7.3.4.1 DLPC6422 システムのパワーアップおよびリセットのデフォルト条件
        2. 7.3.4.2 1.1V 1.15V システム電源
        3. 7.3.4.3 1.8V システム電源
        4. 7.3.4.4 3.3V システム電源
        5. 7.3.4.5 パワーグッド (PWRGOOD) のサポート
        6. 7.3.4.6 5V トレラントサポート
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
        1. 7.4.1.1 内部 DLPC6422 電源用の PCB レイアウトガイドライン
        2. 7.4.1.2 オートロック性能のための PCB レイアウトガイドライン
        3. 7.4.1.3 DMD インターフェイスの考慮事項
        4. 7.4.1.4 レイアウト例
        5. 7.4.1.5 熱に関する注意事項
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 サード・パーティ製品に関する免責事項
    2. 8.2 デバイス サポート
      1. 8.2.1 ビデオ タイミング パラメータの定義
      2. 8.2.2 デバイスの命名規則
      3. 8.2.3 デバイスの命名規則
      4. 8.2.4 デバイスのマーキング
        1. 8.2.4.1 デバイス マーキング
    3. 8.3 ドキュメントのサポート
      1. 8.3.1 関連資料
    4. 8.4 ドキュメントの更新通知を受け取る方法
    5. 8.5 サポート・リソース
    6. 8.6 商標
    7. 8.7 静電気放電に関する注意事項
    8. 8.8 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

5.13 プログラム可能出力クロックのスイッチング特性

自由気流での動作温度範囲内、CL (最小タイミング) = 5pF、CL(最大タイミング) = 50pF (特に記述のない限り)
パラメータテスト条件終点 (出力)最小値最大値単位
fclockクロック周波数、OCLKA(1)OCLKA0.78750MHz
tCサイクル時間、OCLKAOCLKA201270.6ns
tW(H)パルス幅、High(2)50%～50% のリファレンス ポイント (信号)OCLKA(tC/2_-2)ns
tW(L)パルス幅、Low(2)50%～50% のリファレンス ポイント (信号)OCLKA(tC/2_-2)ns
ジッタOCLKA350ps
fclockクロック周波数、OCLKB(1)OCLKB0.78750MHz
tCサイクル時間、OCLKBOCLKB201270.6ns
tW(H)パルス幅、High(2)50%～50% のリファレンス ポイント (信号)OCLKB(tC/2_-2)ns
tW(L)パルス幅、Low(2)50%～50% のリファレンス ポイント (信号)OCLKB(tC/2_-2)ns
ジッタOCLKB350ps
fclockクロック周波数、OCLKC(1)OCLKC0.78750MHz
tCサイクル時間、OCLKC(2)OCLKC201270.6ns
tW(H)パルス幅、High50%～50% のリファレンス ポイント (信号)OCLKC(tC/2_-2)ns
tW(L)パルス幅、Low(2)50%～50% のリファレンス ポイント (信号)OCLKC(tC/2_-2)ns
ジッタOCLKC350ps
(1) OCLKC から OCLKA の周波数はプログラム可能です。
(2) OCLKC から OCLKA のデューティサイクルは、50% の±2ns 以内の範囲です。